I/Oソリューション

ラティスは業界で一番高性能なパラレルI/Oを、高性能（ラティスSC）, 低コスト（ラティスECP2/M）, 不揮発性（ラティスXP） のそれぞれの製品で提供します。ラティスSCファミリは最速2Gbpsの差動I/OのPURESPEED I/O技術を備え、ラティスECP2/Mファミリは840Mbpsの差動I/OのsysIOブロック を備えています。

ラティスSC PURESPEED I/O

PURESPEED I/Oの構造は以下の技術を組合せ、業界最速のパラレルI/Oを提供します：

• 2Gbps（LVDS）で動作する業界最速のI/Oバッファ
• 低電力Vttオプションを含む豊富なオン-チップ終端選択肢
• 専用の変速及びマックス-デマックス・ブロック
• 専用の低電力クロック分周器
• 閉ループ制御回路の特許取得済みAIL(Adaptive Input Logic)を備える入力遅延（INDEL）ブロックで構成される調整ロジック

Building Blocks of LatticeSC PURESPEED I/O System

専用調整ロジックは、AILブロックに微細な入力遅延ブロック（70psステップ・サイズで144遅延要素）を組合せています。AILブロックはユーザ定義のセットアップ及びホールド・タイム（もしくはシステムジッタを含むデータ有効ウインドウ）を試験し、ユーザ定義のウインドウの外でデータエッジが落ちるまでINDELブロックでデータ遅延を調整します。これはダイナミックにプロセス、電圧及び温度に対して調整を行い、セットアップとホールド・タイム違反を起こさないよう保証します。

Closed Loop Alignment Using INDEL and AIL Circuitry

ラティスECP2/MとラティスXPのsysIO

sysIOは低コストFPGA用の業界で一番の性能を提供します。これは次の3点で可能としています：

• 840Mbps(LVDS)で動作するI/Oバッファ
• DDRからSDRへの変換のための自動マックス/デマックスと変速ロジック
• 自動DQSとストローブ調整
  

Building Blocks of Lattice ECP2/M sysIO

メモリ・インターフェースのためにsysIOブロックは作り込みの調整ブロックを備え、DQSとDQをプロセス、電圧、温度のバラツキに対して調整をし、高速I/OからFPGAロジックへの滑らかなクロック変換を確実にします。