sysDSPブロックが低コストFPGAに高DSP性能を実現

DSP用途は拡大の一途

DSP(Digital Signal Processing)の用途は、ビデオや静止画への利用とソフト無線(Software Defined Radio)のような再構成システムの需要増加に伴い、拡張し続けています。これら多くのアプリケーションは、コストに厳しくありながら著しくDSP処理の必要性を持ち、高性能の要求、低コストDSPソリューションの需要を創出しています。

FPGAと汎用DSPソリューション

従来設計者はDSP機能実装には汎用DSPプロセッサを使用しました。汎用DSPチップは汎用マイクロプロセッサと組合わせることでこれら有効な機能の実現となります。典型的なクロック･スピードは数十MHzから1GHzの範囲で動作します。MMAC(Millions of Multiply Accumulates)/秒で性能は測られますが、概して10から4000の範囲です。高性能必須の機能は複数のDSPエンジンに分割する必要があります。これらのチップの価格は低性能で数ドルから高性能で数百ドルと幅があります。

DSP重視のFPGAは単一チップに、多くの機能を並列に実装できます。汎用配線、論理及びメモリのリソースは、機能、付加機能の実現、シーケンス、データ記憶（必要に応じて）を相互接続します。いくつかのベーシック･デバイスは乗算器のみのサポートで、ユーザに他の機能の構築を要求します。

良く洗練されたデバイスは、加算、引算、累算機能をDSPビルディング･ブロック･セットの一部として備えています。FPGAは通常、数十の乗算器エレメントを持っており、数百MHzのクロック･スピードで動作します。例えば、ラティスECP-DSP20 FPGAは、28基の18x18の乗算器を持ち、最速250MHzで動作し、最高7,000MMAC/秒の性能を実現します。上記の表は当該FPGAと汎用アプローチを比較しています。

ラティスECP-DSPソリューション

ラティスECP-DSPデバイスは低コストFPGAファブリックと4から10基のsysDSPブロックをセットに構成されています。ラティスECP- DSPファミリのsysDSPブロックは3種のデータ･パス幅：9, 18及び36で、4つの機能エレメントをサポートします。それぞれのsysDSPブロックのリソースは次の4エレメントをサポートします。

• MULT
• MAC
• MULTADD
• MULTADDSUM

それぞれのブロックで利用できるエレメント数は、3つのオプション：x9, x18及びx36のいずれかの幅で決まります。これらのエレメントの数はDSPの並列実装に密接につながります。