|
- ラティスXP2ファミリ・ハンドブックをダウンロード
- AEC-Q100 認定
- シングル・チップ・ソリューション - 小実装面積、インスタント－オン及びオン－チップFlashによる完全な設計の機密保持
- 低価格の主流FPGAアーキテクチャ
- 5K - 40K LUTの集積度
- 高速、確実な設計変更 － システム動作中の更新プログラム機能
- オン－チップDSPブロック － 3 - 8ブロックの高性能乗算器、累算器
- 作り込みDDRとLVDS I/Oインターフェース － 最速200MHzのDDR/DDR2インターフェース
ラティスXP2デバイスはflexiFLASHと称するアーキテクチャのFlash不揮発型セルと、LUT(Look-up Table) をベースにしたFPGAファブリックを組み合わせています。flexiFLASHのアプローチは、即応、小実装面積、FlashBAK組込みブロック・メモリ及びシリアルTAGメモリのオンチップ記憶機能と、設計機密保持等の利点を備えています。またTransFR、128ビットAES暗号化及びデュアル－ブート技術でシステム動作中の更新機能をサポートします。ラティスXP2の FPGAファブリックは、当初から高性能と低価格を念頭において最適化されたラティスECP2アーキテクチャの基礎を採用しています。ラティスXP2デバイスは、LUTベースのロジック、分散/組込みメモリ、PLL(Phase Locked Loops)、作り込みソース・シンクロナスI/O及び機能向上されたsysDSPブロックを備えています。
|
|
アカウント・インフォ
