コストに敏感な機器の設計者は、必然的にビット辺りで最少コストを可能とするメモリ技術を選択します。これは同期DRAM(SDRAM)を意味していました。しかし、ここ数年 DDR(Double Data Rate) DRAM の出荷ボリュームが、2004年度出荷で50％以上に達する見込みです。さらに、設計者はDDR DRAMはSDRAMよりビット辺りのコストが低くなると認識しています。
多くの事例で DDR DRAM は安価な記憶媒体となりますが、これはSDRAMとのインターフェースより極めて困難です。
設計上の挑戦的課題は、データ･ストローブ(DQS)信号とデータ（DQ）整列調整や、クロック両エッジで変化するデータ列をクロックの1つのエッジで変化する複数のデータ列に分割、更にはDQSクロック領域からシステム･クロック領域へのデータ転送の管理を含みます。DQとDQSの整列調整はDQS信号が双方向であることからより挑戦的な課題となっています。
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ラティスXPデバイスは、DQとDQS信号の整列調整、倍速データへの多重化あるいはその逆、 DQSクロック領域からシステム･クロック領域へのデータ転送に特化したリソースを備えています。 ラティスXPデバイスのアプローチは、DDRサポートなしあるいは限定サポートのどちらかを提供する他の低コストFPGAと異なります。 そのインパクトは大きく、特化した DDR サポート ･リソースで、ラティスXPデバイスは汎用使用の64ビット幅メモリ･インターフェース実装において500 から1000のレジスタを節約できます。 これは最小デバイス内において1.5k汎用レジスタのかなりの部分に相当します。性能は他の低コストFPGAより25％改善され、より高速動作が可能で、仕様により大きなマージンを持たせますので、低スピード･グレード品の選択を可能とします。
