インシステム・プログラマブル・クロック

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ゼロ遅延バッファ、ファンアウトバッファ、終端抵抗、遅延ライン、および蛇行したクロック・トレース・レイアウトの組み合わせを使うことなく、クロックネットを設計することを想像できるでしょうか。ispClock™ファミリ・デバイスは、さまざまなクロック・シナリオ向けの標準クロックネット・ソリューションを提供します。ispClockデバイスはインシステムでプログラムが可能で、複数のクロック周波数を生成し、クロック・トレース長の違いに応じて各出力を補正し、さまざまなシグナリング要件に正確にトレース・インピーダンスを一致させ、クロックネットを駆動します。しかも、厳しいスキュー要件やジッタ規格を満たします。

クロックジェネレータ

ispClock5600Aデバイスは、クロック生成、差動クロックドライバ、シングルエンド・クロックドライバ、ゼロ遅延バッファ、終端の各回路など、複数のクロック生成および分配ICを集積したものです。ispClock5600Aデバイスには、電力削減、テスト・モードなどのため動的に出力周波数を変更することが可能な、4つのコンフィグレーション・プロファイルを切り替える機能が用意されています。

差動クロックドライバ　

ispClock5400Dデバイスは、複数の差動クロックドライバ、ゼロ遅延、および非ゼロ遅延ファンアウトバッファを1つのデバイスに集積したものです。ispClock5400Dは、PCI ExpressなどのSERDESアプリケーション用クロック源に求められるの超低ジッタ性能を提供します。

シングルエンド・クロックドライバ

ispClock5300Sデバイスは、複数のシングルエンド・クロックドライバ、ゼロ遅延、および非ゼロ遅延ファンアウトバッファを1つのデバイスに集積したものです。

メリット

クロックおよびバッファ・コンポーネントの集積

ボード面積の削減

複数のディスクリート・クロックおよびバッファICをシングルチップで置き換え
トレースの蛇行と終端抵抗のために使用される回路基板面積を削減

クロックネットの性能向上

低ジッタおよびスキュー
信号品位(SI)の向上
タイミング・マージンの増加

プログラム可能

部品在庫の削減
ソフトウェアベースの設計
JTAGプログラミングとバウンダリスキャン

ispClock製品ファミリ選択ガイド
特長	ispClock5600Aファミリ	ispClock5400Dファミリ	ispClock5300Sファミリ

出力	20 または 10	10 または 6	20, 16, 12, 8, または 4
入力動作周波数範囲	8 ～ 400MHz	50 ～ 400MHz	8 ～ 267MHz
出力動作周波数範囲	4 ～ 400MHz	50 ～ 400MHz	5 ～ 267MHz
VCO動作	320 ～ 800MHz	400 ～ 800MHz	160 ～ 400MHz
スペクトル分散の互換性	あり	あり	あり
プログラム可能な入力タイプ	LVTTL, LVCMOS, SSTL, HSTL, LVDS, LVPECL, 差動 SSTL, 差動 HSTL	LVDS, LVPECL, HSTL, SSTL, HCSL, MLVDS	LVTTL, LVCMOS, SSTL, HSTL, LVDS, LVPECL, 差動 SSTL, 差動 HSTL
プログラム可能な出力およびフィードバック・インターフェイス・タイプ	LVTTL, LVCMOS, SSTL, HSTL, LVDS, LVPECL, 差動 SSTL, 差動 HSTL	LVDS, LVPECL, HSTL, SSTL, HCSL, MLVDS	LVTTL, LVCMOS, SSTL, HSTL
PLLフィードバック・タイプ	デバイス内/デバイス外	デバイス内/デバイス外	デバイス外
M、N分周器	1～40のカウント	なし	なし
V分周器の数	5	4	3
V分周器のカウント範囲	2 ～ 80 (偶数のみ)	2 ～ 16 (2 のべき乗)	1 ～ 32 (2 のべき乗)
最大サイクル間ジッタ	70ps (ピーク値)	29ps (ピーク値)	70ps (ピーク値)
最大周期ジッタ（RMS）	12ps	2.5ps	12ps
最大位相ジッタ（RMS）	50ps	6ps Typ.	50ps
最大静的位相オフセット	-100ps ～ 200ps	-5ps ～ 95ps	-40ps ～ 100ps
生成周波数	5	4	3
プログラム可能なスキュー	156ps ～ 12ns	156ps ～ 12ns	156ps ～ 5ns
ファンアウトバッファのモード	なし	あり	あり
プログラム可能な終端抵抗	40 to 70Ω & 20Ω設定	なし	40 to 70Ω & 20Ω 設定