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XAUI/HiGig/HiGig+ －SPI4ブリッジ

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Lattice Reference DesignsラティスSCMデバイスによるXAUI/HiGigTM/HiGig+TM - SPI4.2(X2S4)ブリッジは、業界最小の消費電力プログラマブルFIC(Fabric Interface Chip)ソリューションです。このソリューションは、ラティスSCMに備わったSPI4.2(System Packet Interface Level 4 Phase 2)ハードIP機能を使用し、ラティスの10Gb+イーサネットMAC(Media Access Controller)ソフトIPコアとXAUI/HiGig/HiGig+ －SPI4.2ブリッジ・デザインを含みます。そして、10Gbイーサネット・ネットワークの至る所で使用されるSERDESベースのXAUI標準と、NPU(Network Processor Unit)デバイスで頻繁に使用されるパラレル・バス・インターフェースのSPI4.2の間に高性能インターフェースを提供します。

新しい10ギガビット・イーサネット・サービス・カードが、特徴及びサービス追加のサポートに具現化されています。これらのカードは、メトロ・スイッチ、エッジ/コア・ルータ、イーサネット・バックボーン・スイッチ、アグレゲーション・ルータ、アクセス・ノード等に使用されています。これらのカード上の重要な機能シリコン・ノードはイーサネット・スイッチ及びネットワーク・プロセッサです。

以下は、イーサネット・スイッチ・デバイスとネットワーク・プロセッサを使用する10Gbイーサネット・サービス・コード実装の例です。イーサネット・スイッチ・デバイスへの物理インターフェースはSERDESです。GE、SGMII、2.5GE/SGMII、XAUI、HiGig、HiGig+等のプロトコルをサポートします。HiGigはBroadcom社StrataXGSファミリの同社専用の相互接方式です。HiGigプロトコルはQoS(Quality-of-Service)、リンク・アグリゲーション等の様々なスイッチ機能をサポートします。HiGig+はHiGigの高速版です。10GのNPUは通常、ファブリックへリンクするSPI4.2インターフェースを備えています。それ故に、FIC(Fabric Interface Chip)が、NPUのSPI4.2とイーサネット・スイッチ上のSERDESインターフェース（GE/2.5GE/XAUI/HiGig/HiGig+）を接続するのに必要です。

性能、低消費電力の SPI4.2インターフェースを具現化するには、業界をリードする SERDES/PCSとビルト-イン MACO (Masked Array for Cost Optimization) ブロックを備えたラティスSCM ファミリが、これらのブリッジ・ソリューションに完璧です。

SPI4.2 to XAUI/HiGig+ System Block Diagram

SPI4.2 - XAUI/HiGig+システム・ブロック・ダイアグラム

 ラティスが提供する競合利点

  • 高性能でHiGig＋速度もサポートする低消費電力(3.125Gbpsにて標準105mW)のSERDES
  • 業界で一番小さな消費電力のSPI4.2はMACOに実装され0.85Wで、競合に比べ50 - 80%低い
  • 業界で最小のフットプリント・ソリューション（競合より40％小さい）。ブリッジのシングル構成をラティスSCM15 256ピンBGAパッケージ(17mmX17mm)に実装する場合
  • ラティスが自社開発してサポートするソリューション。競合のソリューションは高額のNREを含むサード-パーティIPベンダーのものです。
  • ソリューションを熟知し、業界の主なNPUやイーサネット・スイッチ・ベンダーと完全な整合性があります。

ラティスXAUI/HiGig/HiGig+ －SPI4.2(X2 S4)デザイン

ラティスXAUI/HiGig/HiGig+ －SPI4.2(X2 S4)デザインは以下の特徴をサポートします:

  • NPU（SPI4.2を介して）とイーサネット・スイッチ(XAUI/HiGig/HiGig+)間のフル-デュプレックス・ブリッジ
  • SERDESにて3.125GbpsのXAUI標準データ・レート。HiGig＋データ・レートも同様。
  • 両方向におけるフロー・コントロール
  • 入力と出力両方向に32Kバイトのシェア・バッファ
  • 最小転送バースト・サイズは、16バイト単位の増分で、16バイトから最高1008バイトまでで、ネットワーク・プロセッサ・アプリケーションの最適化を行います
  • 転送時、全ての受信エラー・パケットにマーキング
  • プロセッサ・インターフェースを介した可制御性と可観測性
  • MACからスタティスティックスの収集

主な供給項目

リソース利用結果

デバイス リソース利用 fMAX
オプション スライス数 レジスタ数 EBR数
LFSCM15 XAUI 5245 6479 50 187.5
LFSCM15 HiGig+ 5295 6421 50 187.5

 

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別途必要なライセンス

  • ラティスSCM SPI4.2 MACOライセンス（無償）
  • ラティスSC/M 10Gb+イーサネットMAC IPライセンス（パートナンバー：ETHER-10G-SC-U3）

ライセンスとHiGigのサポートに関しては、ラティスの 販売代理店へ問い合わせください。

他のラティスFPGAブリッジング・プラットフォーム

ラティスECP2M はGE、SGMII等、よく使用されるプロトコルをサポートする内蔵SERDESを利用して業界で一番廉価のSPI4.2の実装を提供します。

ラティスのブリッジング・ソリューションの詳細は、ラティスの 販売代理店へお問い合わせください。