JESD204 ADC リファレンス・デザイン

ラティスECP2Mは、高速ADC（Analog to Digital Converters）に関する JESD204 仕様 を切れ目なくサポートします。この標準は、フロント-エンド・データ収集に、低オーバーヘッドの飛躍的な利点をもたらし、高速シリアル・リンクをデータだけの転送としてサポートします。

ラティスは Linear Technology社 と協業して、低コストのラティスECP2M FPGA、ラティスのSERDES評価ボード、Linear Technology社の105Msps高速ADCを初めとする様々なJESD204準拠のコンポーネントを使用したリファレンス・デザインを提供しています。 これは設計者に、低コスト、低消費電力及び小基板面積の理想的なプラットフォームを提供し、FPGAをベースとしたシリアル・データ収集及びデータ処理のソリューションです。

提供される項目：

• ラティスJESD204リファレンス・デザイン (こちらからダウンロード)
• データ・エクスポートのためのPerlスクリプト。ダウンロードに含まれます。
• ユーザ・ガイド

必要な項目：

• ラティスECP2M SERDES 評価ボード
• From 社の次の項目が必要です：†
  • 高速シリアルADC回路　DC115A-A
  • 高速ADCクロック・ソース1216A-A
  • 高速ADCテスタDC1164A
  • PScopeソフトウェア・プログラム・ビルドK62
    

† これら項目の見積もり及び入手性については、 Linear Technology 社営業 へお問い合わせください。

利用と性能データ¹ :

1) ispLEVER v7.1をECP2M50E-6F672Cに使用。詳細はユーザ・ガイドをご覧ください。

2) fMAXはギアを介したクロック(1/2)