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7:1ソース・シンクロナスLVDSインターフェース（チャンネル・リンク、フラット・リンク、カメラ・リンクとして知られます）は、コンシューマ電子機器、産業用制御機器、医用イメージングや車載用途テレマティックス等のビデオ・ディスプレイ・アプリケーションでよく利用されます。ラティスの7:1 LVDSビデオ・インターフェース参照設計は、ラティスECP2/MのI/O構造を利用して標準の7:1 LVDSインターフェースを実現します。インターフェースの送受信は、専用LVDS I/O、汎用DDR I/Oインターフェース、2x変速器とエッジ及びシステム・クロックのPLLクロックの利点を充分にかつ効果的に活かして実装されます。データ・フォーマットは特化した4:7デシリアライザ・モジュールを使用して実現します。
性能とリソース利用結果
ラティスECP2/M1を利用した設計1の結果 － ループバック・テスト
| 日付 |
言語 |
SLICE数 |
LUT数 |
レジスタ数 |
sysMEM EBR数 |
SysDSP™ブロック数 |
fMAX(MHz) |
| 2007年4月 |
VHDL |
900 (3.75%)
|
846 |
961 |
0 (0%)
|
0 (0%) |
85 |
| 2007年4月 |
Verilog |
903 (3.76%)
|
856 |
957 |
0 (0%)
|
0 (0%) |
85 |
ラティスECP2/M1を利用した設計2の結果 － ビデオ処理設計
| 日付 |
言語 |
SLICE数 |
LUT数 |
レジスタ数 |
sysMEM EBR数 |
SysDSP™ブロック数 |
fMAX(MHz) |
| 2007年4月 |
VHDL |
1559 (6.50%)
|
1820 |
1371 |
8 (38%) |
4.125 (23%) |
108 |
| 2007年4月 |
Verilog |
1552 (6.47%)
|
1824 |
1281 |
8 (38%) |
4.125 (23%) |
108 |
注： 上記の性能と設計サイズは概算です。実際の結果は選択したパラメータ、タイミング制限とデバイス実装によって変ります。詳細は設計のドキュメントをご覧下さい。全てのコーディングと設計は注意書きがない限りPCのプラットフォームで行いました。
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