XAUI 10Gbイーサネット・アタッチメント・ユニット・インターフェース

概要

ECP2M FPGA用に開発された10Gbイーサネット・ アタッチメント・ユニット ・インターフェース（XAUI）IPコアは、XAUIとXGMII（10ギガビット・メディア・インディペンデント・ インターフェース）のデバイス間をつなぐソリューションを提供します。 このIPコアは、 10Gbイーサネット・エクステンデッド・ サブレイヤ（SGXS） 機能をソフトロジックに実装し、 それをECP2M FPGAに備わるPCSとSERDES機能とに組み合わせ、 完全なXAUI・ツー・ XGMIIソリューションを実現しています。
  
XAUIは端子数を削減した高速相互接続で、 最長20インチ（50cm） の標準FR-4の基板配線距離を作動する能力があります。 各XAUIインターフェースは、 各々が3.125Gbits/sで作動する4本の8b/10bエンコードのシリアル・ レーンで構成されます。 そして、10Gbits/sのアグリゲート速度でのデータ転送が可能です。

XAUIプロトコル・スタック

ブロック・ダイアグラム

特長

• ラティスECP2Mに組込まれたSERDES PCS機能でサポートされるXAUI準拠機能は、 4本の3.125Gbps シリアライザ/デシリアライザに8b/10b エンコーディング/デコーディングを含みます。
• ラティスECP2M FPGAをベースにした完全な10Gbsイーサネット・エクステンデッ
• サブレイヤ（XGXS）ソリューション
• ソフトIPはIEEE802.3ae-2002準拠のXGXS機能を、 ラティスECP2Mプログラマブル ・アレイをターゲットにして具現化。 含まれる機能は次の通り：
  • XGMII（10GbEメディア・インディペンデント・インターフェース）
  • XGMIIインターフェースとのクロック・ ドメイン転送のスリップ ・バッファ（オプション）
  • XGMIIとXAUI PCS層間の完全変換は、アイドルの8b10bエンコーティング及びデコーディング、 スタート、ターミネート、エラー・アンド・シーケンス・ コード・グループ・アンド・シーケンス及びXAUI伝送方向 でのランダムなアイドルの生成を含む。
  • XAUIに準拠したレーン・バイ・レーンの同期化
  • レーン・デスキュー機能
  • ラティスECP2M搭載の高速SERDESブロックとのインターフェースで標準XAUIを実装
  • MDIO/MDCインターフェースに準拠するオプションの標準
    
• ModelSim® シミュレーション・モデルとテスト・ベンチを評価用途に無償で提供

ラティスのIPハードウェア評価機能は、IPライセンスを購入せずに4時間の制限時間でハードウェア内において動作するIPコアのバージョンを作成します。ハードウェア評価機能は、ispLEVERにあるBuild Databaseプロセスの属性においてハードウェア・エバリュエーションをイネーブル（可能）にして能動状態にします。ライセンスが検出されると、コアの生成に制限は付きません。

性能とリソース利用

^1. 性能と利用特性はラティスのispLEVER®v6.0 SP1ソフトウェアでのものです。このIPコアを異なるソフトウェアのバージョンにおいて、ラティスECP2M/Sファミリ内の異なる集積度、スピード及びグレード品で使用した時、性能と利用結果は異なる場合があります。

注文情報

パートナンバー：
ラティスECP2M/S: XAUI-PM-U1

このIPの完全評価バージョンをダウンロードするには、IPexpress Main WindowのLattice IP Serverタブへ行って下さい。ダウンロードできる全てのispLeverCORE IPモジュールがこのタブ上で一覧できます。

XAUI IPコアの購入をご希望の場合、ラティスの販売代理店へお問い合わせください。