SPI4.2

概要

SPI4 IPコアは、ユーザがラティスFPGAにOIF準拠のSPI4.2.1コアを具現化できます。SPI4 IPコアは3 - 12.8Gbpsのアグリゲーション処理能力を持つ最大256のデータ・チャンネルをサポートし、OC192フレーマ、マッパやファブリックとネットワーク・プロセッサの接続や、ギガビットや10ギガビット・イーサネットMACとの接続に使用できます。このユーザ・ガイドは、SPI4コアの機能と、10Gbps POS、イーサネット及びATMアプリケーションでの物理及びリンク層デバイスにどのように接続できるかを説明します。

特長

• SPI4コアはOIFシステム・パケット・インターフェース・レベル４フェーズ２Rev.1（SPI4.2.1）インターフェース標準に完全準拠。
• ispLEVER IPexpressを通じてサポートされ、ユーザは容易に構成とパラメータ化が出来ます。
• 256チャンネル毎で、最高156 - 400MHz DDRスタティック・タイミング・モード動作をサポート。非標準"SPI4ライト"ライン・レートもサポート。
• スピードもしくはサイズを最適化するために64ｂと128ｂの両方の内部アーキテクチャをサポート。
• 完全な256チャンネル・スタティック・モード・コアを僅か2000スライス（64bモード）で実現。
• 双方向にてSPI4ラインのフル帯域の利用をサポート　－　バーストとバーストの間で、受信方向にアイドルサイクルは不要かつ、送信方向にアイドル挿入は不要（データがある限り）。
• 全ての受信及び送信コントロール及びデータ・ワード（DIP4）とステータス（DIP2）インターフェースにパリティ・エラー検出/生成。
• データ（独立したコントロール：コントロール・ワードとデータ）とステータス・インターフェースでパリティ・エラー・フォース機能。
• ユーザがコントロールする様々なラン・タイム：
  • フォース・アイドル（送信機）。
  • パッケージングの有効/無効（送信機）。
  • トレーニング・パターン(CAL_M, MAX_T)。
• Lmaxとパッキングに関するSPI４ラインの効率的な管理のため、全ての内部FIFO閾値に対しランタイム・プログラム機能を完備。
• SPI4インターフェースでプライマリデバイスI/Oへの直接インターフェースと、ユーザ・ロジックとの内部FIFOインターフェースを備える。
• 最適化されたネットワーク・プロセッサ・アプリケーション用途に、16バイトから最大1008バイトまで16バイト刻みで最小となる転送バースト・サイズをサポート
• 最小4バイト長のパケット・サイズをサポート
• RxとTx方向に完全に構成可能な512ロケーションのカレンダーRAM及び関連づけした256ロケーションのステータスとRAM。
• 受信と送信方向で2つの独立した構成可能なステータス・レポートの方法 - アドレス可能なRAM及びトランスペアレント
• PHY層とのXGMIIインターフェースで、受信及び送信方向で独立して構成可能かつ、立ち上りあるいは立下りエッジの選択できるステータス・チャンネルI/O。

SPI4.2はユーザが構成可能なIPコアで、ユーザの設計用途にIPの構成とネットリスト及びシミュレーション・ファイルの生成をユーザが行えます。ビットストリームの生成は抑制されるか、もしくはIPのライセンスを購入された場合を除き、ビットストリームは時間制限が掛かっていますのでご注意ください。

性能とリソース利用結果¹

¹ 性能と利用結果はラティスのispLEVER®v.6.0 SPIソフトウェアによるものです。このIPコアを違う集積度、スピード及びグレードでラティスECP2ファミリ内もしくは異なるソフトウェアのバージョンを使用した時、性能は変わる場合があります。

¹ 性能と利用結果はラティスのispLEVER®v.6.1ソフトウェアによるものです。このIPコアを違う集積度、スピード及びグレードでラティスECP2Mファミリ内もしくは異なるソフトウェアのバージョンを使用した時、性能は変わる場合があります。

注文情報

パートナンバー：
ラティスECP2：SPI-42-P2-U1
ラティスECP2M: SPI-42-PM-U2

このIPコアの完全な評価バージョンをダウンロードするには、IPexpress Main WindowのLattice IP Serverタブへ行ってください。全てのispLeverCORE IPモジュールはこのタブでダウンロードできます。

SPI4.2IPコアを購入される場合、 ラティス代理店へお問合せください。