スキャッター・ギャザーDMAコントローラ

DMA（ダイレクト・メモリ・アクセス）は、マイクロプロセッサ（システムCPUなど）が介在しないシステム・メモリと周辺機器間のデータブロック転送の技術です。この技術を使用することでシステム・プロセッシング要素への負荷を軽減し、標準のプロセッサによる読み出しや書き込みに対し、より高いデータスループットを可能とします。スキャッター・ギャザーDMAはこの技術を強化し、非連続のメモリブロック（スキャッター：分散）から他へ、データ転送（ギャザー：まとめて）をします。ラティスのスキャッター・ギャザーDMAコントローラIPコアは、マスタ/スレーブ・インターフェース、バッファ・ディスクリプタ及びDMAチャンネルを備えています。コアはDMAでPCIエクスプレス搭載のシステムを高バンド幅に達するようにラティスPCIエクスプレス・ソフトIPや、MACOコアと連動するよう最適化しています。また、ホスト・システムからデバイスは、もしくはデバイスからホスト・システムへの高データスループットを要求するあらゆるシステム・アプリケーションへも利用できます。

特長

トップ・レベルのIPサポート

• 最大16本の物理チャンネルをサポート
• 物理チャンネル毎に最大8本のサブ・チャンネル
• シンプルなDMA,スプリット転送及びスキャッター・ギャザーDMAをサポート
• 重み付けラウンド-ロビン・アービトレーションを用いた4つの優先レベル
• 集中化（Centralized）及び分散化（Distributed）DMAコントロール・アーキテクチャをサポート
• パケット・バッファリング用の外部RAMへの直接インターフェース
• 自立及びハードウェア制御の再試行
• 8～128ビットのWISHBONEバス幅
• WISHBONEバースト及びクラシック・サイクル転送をサポート

性能とリソース利用結果

¹ 性能と利用結果は、ラティスのispLEVER7.0ソフトウェアでLFSCM3GA-25E-5F1020Cを利用したときの結果です。このIPをラティスSCMファミリ内で、異なる集積度、パッケージ、スピード及びグレードで使用したとき、性能と利用結果は変る場合があります。

注文情報

パート・ナンバー：
ラティスECP2M用: DMA-SG-SC-U1

スキャッター・ギャザーDMA IPコアの評価や購入に関しては、 ラティスの販売代理店へお問い合わせください。