PCS Pipe IP コア

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インテルはPCI Express (PCIe)アプリケーション用のPHYデバイスとメディア・アクセス(MAC)層間の標準インターフェースとして、PHY Interface for PCI Express (PIPE) を定義しました。PIPEインターフェイスは、PCI Express PHYデバイスとMAC層が個別の(すぐに入手できるPHYデバイスを用る)形態、或いは集積された形態の実装を許容しています。以下に示すPCI Express物理層の分割は、その柔軟性について図示しています。
PCS Pipe - PHY Layer Partitioning

Lattice PCS PIPE IP コアはコアは、如何なるエンドポイント・ソリューションにもPCI Express PHYデバイスの機能を提供し、これはインテルのPIPE Architecture Draftバージョン1.00 (PIPE Ver1.00)に準拠しています。PCS PIPE IPコアはSERDES/PCSを集積しているLatticeECP3とLatticeECP2M FPGAを活用します。x1かx4レーンとのリンクに対応するためにLattice PCS Pipe IPコアを構成することができます。

一般的機能

LatticeECP3 PCS PIPE IP コア(v4.0)
PIPE 部 PIPE Rev1.00仕様に完全準拠標準のPCI Express PHYインターフェイスは複数のIPソースを許容 PCI Expressデータの送受信インターフェイスは8ビット、または16ビットが選択可能送受信データのインターフェイス用データ保持レジスタ/FIFO 複数のx1チャネル対応 SERDES/PCS 部 SLatticeECP3デバイスのSERDESクワッド位置は選択可能 x1、複数のx1またはx4のPCI Express実装が選択可能 PCI Express x1モードではSERDESチャネルが選択可能シリアル・ストリームからのクロック/データ再生コンプライアンス・パターンを送信するためのディスパリティ直接制御 8b10bエンコーダ/デコーダとエラー表示レシーバ検出 2.5GT/s 全二重レート/Ch

LatticeECP3 PCS PIPE IP コア(v4.0)

PIPE 部

PIPE Rev1.00仕様に完全準拠
標準のPCI Express PHYインターフェイスは複数のIPソースを許容
PCI Expressデータの送受信インターフェイスは8ビット、または16ビットが選択可能
送受信データのインターフェイス用データ保持レジスタ/FIFO
複数のx1チャネル対応

SERDES/PCS 部

SLatticeECP3デバイスのSERDESクワッド位置は選択可能
x1、複数のx1またはx4のPCI Express実装が選択可能
PCI Express x1モードではSERDESチャネルが選択可能
シリアル・ストリームからのクロック/データ再生
コンプライアンス・パターンを送信するためのディスパリティ直接制御
8b10bエンコーダ/デコーダとエラー表示
レシーバ検出
2.5GT/s 全二重レート/Ch

LatticeECP2M PCS PIPE IP コア(v3.3)
PIPE 部 PIPE Ver_1.00に完全準拠標準のPCI Express PHYインターフェイスで複数のIPソースを許容 PCI Expressデータの送受信インターフェイスは8ビットまたは16ビットが選択可能送受信データのインターフェイス用データ保持レジスタ/FIFO SERDES/PCS 部 SLatticeECP2M50とより大きいデバイスではSERDESクワッド位置が選択可能 x1またはx4のPCI Express実装が選択可能 PCI Express x1モードではSERDESチャネルが選択可能シリアル・ストリームからのクロック/データ再生コンプライアンス・パターンを送信するためのディスパリティ直接制御 8b10bエンコーダ/デコーダとエラー表示レシーバ検出 2.5GT/s 全二重レート/Ch

LatticeECP2M PCS PIPE IP コア(v3.3)

PIPE 部

PIPE Ver_1.00に完全準拠
標準のPCI Express PHYインターフェイスで複数のIPソースを許容
PCI Expressデータの送受信インターフェイスは8ビットまたは16ビットが選択可能
送受信データのインターフェイス用データ保持レジスタ/FIFO

SERDES/PCS 部

SLatticeECP2M50とより大きいデバイスではSERDESクワッド位置が選択可能
x1またはx4のPCI Express実装が選択可能
PCI Express x1モードではSERDESチャネルが選択可能
シリアル・ストリームからのクロック/データ再生
コンプライアンス・パターンを送信するためのディスパリティ直接制御
8b10bエンコーダ/デコーダとエラー表示
レシーバ検出
2.5GT/s 全二重レート/Ch

注文情報

ファミリ	品番
LatticeECP3	PCIE-PIPE-E3-U3
LatticeECP2M	PCIE-PIPE-PM-U3

IP Express バージョン：: LatticeECP3: 4.0 および LatticeECP2M: 3.3
評価：このIPのフル評価バージョンをダウンロードするには、IPexpressメインウィンドーでLattice IP Serverタブに行きます。ダウンロードで入手できるすべてのispLeverCORE IPモジュールがこのタブに表示されます。
購入： IPコアを購入する方法については、お近くのラティス代理店までご連絡ください。