ラティスMico32アーキテクチャ

ラティスMico32^TMは、 ラティスFPGAデバイス向けの高度な構成可能32ビット・ハーバード・アーキテクチャの"ソフト"マイクロプロセッサ・コアです。 32ビット幅命令セットと32汎用レジスタの組み合わせで、 ラティスMico32は市場に幅広く最適な性能と柔軟性を提供します。RISCアーキテクチャの利用で、 コアは最小限のデバイス・リソースの消費で、 幅広いアプリケーション・ セットに必要な性能を備えます マイクロプロセッサ・ システム開発を短縮する場合、オプションの WISHBONE互換周辺コンポーネントのいくつかをラティスMico32と統合することで達成できます。

主な特長と利点

• ラティスFPGAデバイス用に最適化
• 特長を性能強化した項目
  • RISC アーキテクチャ
  • 32 ビット・データ・パスと32ビット命令
  • 32 汎用レジスタ
  • 最大32個の外部割り込みを処理
  • オプション命令とオプションのデータ・キャッシュ
  • 二重WISHBONEメモリ・インターフェース（命令及びデータ）

ラティスMico32プロセッサ・ブロック・ダイアグラム
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エリアと性能を最適化する3つの構成

• ベーシック構成
  • 乗算器無し
  • マルチサイクル・シフタ
  • キャッシュ無し
    
• 標準構成
  • 乗算器有り
  • パイプライン型シフタ
  • 8Kの命令（I）キャッシュ有り、データ（D）キャッシュ無し
    
• フル構成
  • 乗算器有り
  • パイプライン型シフタ
  • 8Kの命令（I）キャッシュ有り、8Kのデータ（D）キャッシュ有り
    

¹ ラティスのispLEVER®6.0 SP1 ソフトウェアを使用した時の性能と使用特性です。 ラティスMico32が ラティスEC/ECPファミリ内で異なる集積度、 スピードやグレード品で使用する場合、 性能は異なる場合があります。

^1. ラティスのispLEVER®6.1ソフトウェアを使用した時の性能と使用特性です。ラティスMico32が、ラティスECP2/Mファミリ内で異なる集積度、スピードやグレード品で使用する場合、性能は異なる場合があります。

ラティスSC/MとラティスXP ファミリでのラティスMico32に関する詳細は、貴社担当のラティス代理店もしくはラティスKKへお問い合わせください。

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