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CPRI

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概要

IPexpress User Configurable Logo ラティスのCPRI(Common Public Radio Interface)IPコアは、ラティスSCTM FPGAに搭載されたSERDESとPCS(Physical Coding Sublayer)機能と合わせてCPRI仕様の物理層を具現化し、同期、制御、管理情報へのIQデータの挿入を行います。REC(Radio Equipment Control)とRE(Radio Equipment)モジュールの接続に使用します。  

 

特長

  • OBSAI RP3仕様の物理リンク層をサポート
  • CPRI仕様の物理リンク層(レイヤ1)をサポート
  • CPRI仕様の3つの標準ビット・レートをサポート
    • 614.4 Mbps
    • 1228.8 Mbps
    • 2457.6 Mbps
  • PCS/SERDESで機能する8b/10bエンコード/デコードをサポート
  • PCS/SERDESで機能するコード違反検出をサポート
  • CPRIハイパーフレーム・フレーミングを実行
    • IQデータのsync、 C&Mデータ及びメーカ固有情報への挿入(インターリーブ)を実行
    • IQデータは8、 16及び32ビット・パラレル・インターフェースを提供
  • サブチャンネル・マッピングの実行:
    • 標準ビットレート(240 Kbps, 480 Kbps, 960 Kbpsと1920 Kbps)にて、シリアルHDLCインターフェースの低速C&Mチャンネルをサポート。必要なら、HDLCフレーマは別個のIPコアとして提供されます。
    • ユーザ・ロジックに対し、直列イーサネット・インターフェース(最高84.4 Mbps)をベースとした高速C&Mチャンネルをサポートし、イーサネット・リンクの始まるCPRIサブチャンネルへのユーザが選択するポインタを受け入れます。イーサネットMAC機能は別個のIPコアとして提供されます。
  • CPRI仕様のセクション4.2.8に定義された同期化とタイミングを実行
  • L1インバンド・プロトコルをサポート
  • CPRIフレームにメーカ固有データを挿入するパラレル・インターフェースを提供
  • CPRI仕様セクション4.2.9に定義された遅延補正(Delay Calibration)をサポート
  • RECとREの両方のノードに、ハードウェアでスタートアップ・シーケンス・ステート・マシーンを備え、以下を実行します:
    • 同期化とレート・ネゴシエーション
    • C&Mプレーンのセットアップ
  • CPRI仕様のセクション4.2.10で定義されたリンク・メンテナンスを実行:
    • LOS検出
    • LOF検出
    • RAI表示
  • 制御とステータス管理用のユーザ・レジスタを具現化するオプションのトップレベル・テンプレート
  • OBSAI RP3仕様のデータ・リンク層をサポートするビルトインのラティスSCシステム・バス経由の8ビット・レジスタ・インターフェース・オプション

 

CPRIはユーザが構成できるIPで、IP構成とユーザ設計にて使用するネットリストとシミュレーション・ファイルの生成が可能です。IPライセンスが購入されない限りビットストリーム生成には時間制限があることにご留意ください。

 

性能とリソース利用1

ラティスSCの結果
スライス数 LUT数 レジスタ数 外部端子2 sysMEM EBR数 fMAX(MHz)
833 986 1096 0 0 162

 

1 Performance and utilization characteristics are in Lattice's ispLEVER 6.1 SP1 software with Synplify synthesis and targeting a LatticeSC LFSC3GA25E-5FF900CES or LatticeSCM LFSCM3GA25EP1-5F900CES device. When using this IP core in a different density, speed, or grade within the LatticeSC family or in a different software version, performance may vary.

2 The CPRI core itself does not use any external pins. However, in an application the core is used together with SERDES and Physical Coding Sublayer (PCS) functions integrated in the LatticeECP2M series FPGA. Thus the application implementing the physical and data link layers of the CPRI specification will utilize the SERDES I/O.

ラティスECP2Mの結果
スライス数 LUT数 レジスタ数 外部端子2 sysMEM EBR数 fMAX(MHz)
938 1179 1083 74 2 96

1 Performance and utilization characteristics are in Lattice's ispLEVER 6.1 SP1 software with Synplify synthesis and targeting a LatticeECP2M LFE2M35E-6F672CES device. When using this IP core in a different density, speed, or grade within the LatticeECP2M family or in a different software version, performance may vary.

2 The CPRI core itself does not use any external pins. However, in an application the core is used together with SERDES and Physical Coding Sublayer (PCS) functions integrated in the Lattice-SC series FPGA. Thus the application implementing the physical and data link layers of the CPRI specification will utilize the SERDES I/O.

 

注文情報

パートナンバー:
ラティスSC: CPRI-SC-U2
ラティスECP2M: CPRI-PM-U2

 

本IPの評価バージョン一式をダウンロードするには、IPexpressメイン・ウィンドウのラティスIPサーバ・タブへ行きます。ダウンロード可能な全てのispLeverCORE IPモジュールはこのタブ上にて見ることが出来ます。

 

CPRI IPコアの購入をご希望の場合は、 ラティスのセールス・オフィスへご連絡ください。.