D16750: FIFO付構成可能UART

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D16750はソフトコアのUART(Universal Asynchronous Receiver/Transmitter)で、機能的にTL16C750と同一です。D16750はシリアル伝送を２つのモードで行えます：UARTモードとFIFOモードです。FIFOモードでは内部FIFOが活性化され、送受信に64バイト(RCVR FIFOにはバイト毎に3ビットのエラー・データをプラス)が用意されています。D16750は周辺機器もしくはモデムから受信するデータ文字列の直列-並列変換を行い、CPUから受信するデータ文字列を並列-直列変換します。CPUはUARTの機能動作中いつでも全てのステータスを読み出せます。ステータス情報にはUARTによって実行中の転送動作のタイプと状態が含まれ、エラー状態（パリティ、オーバーラン、フレーミング及びブレーク割り込み）も含みます。D16750にはプログラム可能なBAUTレート生成器が備わり、タイミング・リファレンス・クロック入力を1～（216-1）の除数による分周と、内部転送ロジックを駆動する16ｘクロックの生成が可能です。受信ロジックを駆動するための16ｘクロックも用意しています。D16750は、完璧なモデム制御機能とプロセッサ割り込みシステムを備えています。割り込みはユーザの用途に応じてプログラム可能で、通信リンクの操作に必要な処理を最小限度に留めます。

FIFOモードには、RTS出力とCTS入力信号を通して自動的にシリアルデータフローを制御して、ソフトウェアの負荷を低減し、システム効率を向上出来る、選択可能な自動フロー制御があります。

UART内部ロジックがCPUの周波数でクロックされる一方、別個のBAUD CLKラインは正確な転送スピードを設定可能です。

2つのDMAモードがサポートされています：シングル及びマルチ転送です。これらのモードは、UARTが高性能DMAユニットへインターフェースでき、CPUサイクル間での転送や、マルチプル・バイト転送が可能です。

構成は合成時に、モデム制御ロジックとFIFO制御ロジックのイネーブル/ディセーブルの指定や、FIFOサイズの変更ができます

コアはUARTコアとマイクロコントローラが同じクロック信号によってクロックされ、同じASICもしくはFPGAチップに実装されるアプリケーションなら完璧です。いくつかのUARTが単一チップに実装され、外部デバイスによって駆動するスタンド-アローン実装にも同様に完璧です。

システムにおけるクロック・ツリーの数を削減し、汎用インターフェースD16750コアの実装と検証はとても簡単です。

実装結果

次の表は典型的な性能とリソース使用結果です。

特長

• ソフトウェアは16450, 16550と16750 UARTとの互換性あり
• 構成機能
• 構成可能な独立BAUDクロック・ライン
• 2つの動作モード：UARTモードとFIFOモード
• 大多数が支持するロジック
• FIFOモードでの送信部/受信部はCPUに対する割り込み回数を削減するため、16バイトもしくは64バイトFIFOでそれぞれバッファを備えます
• 128, 256もしくは512バイトへFIFOサイズ拡大可能
• シリアルデータへ非同期通信ビット（スタート、ストップ及びパリティ）の付与及び、データからの除去
• UARTモードの送受信部は二重のバッファを備え、CPUとシリアルデータ間の細かな同期の必要性なし
• 独立して制御される転送、受信、ライン・ステータス及びデータセット割り込み
• 誤スタート・ビット検出
• 16 ビットのプログラム可能なBAUD生成器
• モデム制御機能(CTS, RTS, DSR, DTR, RIとDCD)
• 自動RTSと自動CTSで、プログラム可能な自動ハードウェア・フロー制御ロジック
• 完全にプログラム可能なシリアルインターフェースの特長：
  • 5-, 6-, 7-及び8ビットの文字列
  • 偶数、奇数及びパリティビット生成なし及びパリティビット検出なし
  • 1, 1 1/4,及び2ストップ・ビット生成
  • BAUD発振
• 完全ステータス・レポート機能
• ライン・ブレーク生成と検出
• 内部診断機能：
  • 通信リンク不良分離のループ・バック制御
  • ブレーク、パリティ、オーバーラン、フレーミング・エラー・シミュレーション
• シングル及びマルチ転送可能な2つのDMAモード
• テクノロジーに依存しないHDLソースコード
• 完全に優先順位付けされた割り込みシステム制御
• 内部にTri-Stateバッファのない、完全合成可能な静的設計

アプリケーション

• シリアルデータ通信アプリケーション
• モデム・インターフェース