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市場に流通しているほとんどのFPGAは、SRAMベースのため電源投入直後はブランクで、ユーザ設計機能は動作しません。これらのFPGAのSRAMセルは、外付けブートメモリからユーザ設計機能である構成データを読み込む必要があります。ブートメモリからの構成データのダウンロードには、数十ミリセカンドあるいは数百ミリセカンドの時間が掛かります 不揮発性FPGAはオンチップ上に構成データを記憶し、長い構成時間と外付けブートメモリを不要とします。不揮発性を備えたあるアプローチはアンチ・ヒューズ技術を使用してきました。これらのFPGAは不揮発性ですが再構成ができません。ユーザ設計機能の変更毎に、新しいFPGAデバイスにプログラムされなればなりません。ラティスXPファミリーは不揮発性でしかも再構成可能です。 ラティスXP構成メモリラティスXPファミリは同一デバイス内に、SRAMとFLASH構成メモリを備えています。SRAMメモリ･セルはラティスXPデバイスの論理動作を制御し、FLASHメモリ･セルは構成データを記憶します。2つのメモリを接続する幅広いデータパスがあります。電源投入時、電源が立上った後1mS以内でそのバス経由でSRAMビットにオンチップFLASHメモリから読み込まれ、ロジックが有用となります。 さらに、デバイス動作（ユーザモード）の間、SRAMメモリはある端子をトグルさせるか、あるいはデバイス構成ポートを通して適宜命令を送ることでFLASHメモリから再構成できます。図1は、ラティスXPデバイス内の二種類のメモリ操作を示しています。FLASHメモリとSRAMメモリの両方ともJTAGポートもしくはsysCONFIGポート（マイクロプロセッサ方式インターフェース）のどちらかを経由して、再プログラム/再構成が出来ます。  図1－ラティスXPにおける構成メモリ
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オンチップ不揮発性メモリは、ラティスXPデバイスを、電源が立上った1ミリ秒以内で動作可能にします。このアプローチは構成に数十ミリ秒や数百ミリ秒を要するSRAMベース FPGAデバイスと異なります。不揮発性FPGAが速やかにロジック利用となる点は、システム設計の複雑さを減少させ、電源投入制御、制御ロジックやバス･ブリッジ・インターフェース等を含む多くの共通したアプリケーションにおいて渇望された特性です。
今日、FPGAはシステムの心臓部に位置し、従来ASICとマイクロプロセッサによって実行された機能を代わりに担っています。今日のFPGA技術のゲート規模は、何百万ゲートにも達し、FPGAは違法複製行為の対象です。FPGA設計者は設計内容のコピー、解読、サービスの作り過ぎ、盗用に憂慮しています。システム設計者の大半が用いるSRAM FPGAはシステムに電源投入の度にBOOTデバイスから構成される必要があります。このBOOTデバイスとFPGA間の接続は機密のリスクです。システムが電源投入時、構成データは露出し、違法複製行為に弱点を見せます。ラティスXPデバイスは機密リスクを排除し、必要であればリードバックを阻止する機密保持の仕組みを備えています。
従来のSRAM FPGAは、電源投入時SRAM構成をBOOTメモリから読み込む必要があります。しばしば構成の搭載はオンボード･マイクロプロセッサ経由や、他のアプリケーションでは独立BOOTメモリが使用されます。どちらのソリューションも理想的ではありません。システム･マイクロプロセッサからのブートは、ハードウェアとソフトウェア開発でさらなる相互依存が加わります。またマイクロプロセッサはFPGAの構成に先だって起動し、実行を必須としますから、 FPGAをシステム心臓部の機能に使用できません。独立BOOTメモリは基板面積が大きくなり、関連したコストと共に部品表が大きくなります。オンチップのブートメモリを搭載することで、ラティスXP FPGAデバイスは、よりエレガントなソリューションを提供します。
ラティスXPデバイスには柔軟な再プログラミング/再構成モードがあります。ラティスXPデバイスが動作中でも、内部構成FLASHメモリは1149.1 ポートからバックグラウンドで再プログラムが可能です。必要とするSRAM構成メモリはある端子をトグルさせるか、デバイス構成ポートに適切な命令を与えることでFLASHメモリから1mS以内で、オン･ザ･フライで再構成可能です。さらに、内部構成SRAMは数十ミリ秒でsysCONFIGパラレル･ポートから再プログラム可能です。