[EN]: は、アメリカのサイトへのジャンプを意味しています。
アカウント・インフォ         see this page in English

高速SERDES とflexiPCS

In Detail
Documents & Downloads
See Also

 flexiPCS

シリアライザ-デシリアライザ

ラティスSCデバイスは、flexiPCSと呼ぶ業界で最も柔軟性に富むPCS(Physical Coding Sublayer)ブロックを備えた最大32チャンネルの組み込みSERDESを特長とします。SERDESとflexiPCSブロックは、多数の業界標準高速データ通信プロトコルのサポートに構成が可能です。

それぞれのSERDESチャンネルは専用の送信及び受信回路を有し、高速フル-デュプレックス直列データ伝送は最高3.8Gbpsのデータレートです。flexiPCSロジックは一般的なデータ配列とTDMプロトコルをサポートするように構成が可能です。サポートするプロトコルはSONET(STS-12/ST-12C, STS-48/STS-48C及び10Gbpsもしくはそれ以上のTFI-5のサポート)、ギガビット・イーサネット(IEEE1000 BASER-x仕様準拠)、10GbE(XAUI)1.02もしくは2.04Gbpsファイバ・チャンネル、PCI-ExpressとSerial RapidIOです。プロトコルをベースとしたロジック部分はユーザ独自の高速データ・インターフェースの設計に柔軟性を持たせるように、様々な構成において全部もしくは一部をバイパスすることが出来ます。

PCSは更にSERDESからFPGAロジックへ直接8 あるいは10ビットのインターフェースを可能にするバイパス・モードを備えます。それぞれのSERDESピンは独立してDCカップリングが可能です。シリアル・デジタル・ビデオ・アプリケーションで必要とされる同一SERDESピンで、高速と低速動作の両方をサポートします。

ラティスSC SERDESの特長と利点

  • 最大32チャンネルの高速SERDES
    • チャンネル毎で600Mbps ～3.7Gbps
    • 高受信ジッタ耐性(3.125G で0.8UI)
    • 低送信ジッタ(3.125G で0.25UI)
    • 低消費電力（チャンネル毎に100mW標準）
    • SERDESのみのモードでFPGAロジックに直接8もしくは10ビット・インターフェースが可能
    • Out-of-band信号インターフェースは、同一ピンでの動作をDCレートまで減速可能
  • flexiPCS：機能豊富な組み込みPCS(Physical Coding Sublayer)
    • デバイス毎に最大32チャンネルのフル-デュプレックス・データをサポート
    • 1個のチップで複数プロトコルをサポート
    • 通常のパケット・ベース標準をサポート
    • 一般的な8b/10bエンコード/デコードをサポート
    • SONETをサポート
  • PCI Express [EN]
    • PCI Expressデータのスクランブルとデスクランブル(D1.0 とD1.0a生成多項式の両方)
    • x1 ～ x32のPCI Expressをサポートするマルチ-チャンネル整列
    • 受信検出
  • ギガビット・イーサネット
    • 単一のチャンネルにGMIIへの1Gイーサネット・リンク準拠のFPGAロジック・インターフェースを備える
    • IEEE 1000BASE-x準拠
    • 8b10bエンコード/デコード
    • オートネゴシエーション・モードにおけるAccess Clause 22 PHYレジスタ
    • コンマ・キャラクタ・ワード整列
    • クロック耐性補正回路
    • CRC生成/チェック
  • 10Gbイーサネット
    • 単一のクアッド（4チャンネル）でXAUIインターフェース仕様をFPGAロジック・インターフェースでサポー
    • 10GbE/A/K/R/アイドル挿入と削除
    • 10GbE同期ステート・マシーンがコンマ整列を制御
    • 10GbE XAUIデスキュー・ステート・マシーンがマルチ-チャンネル整列を制御し、整列状態を監視
    • クロック耐性補正ロジックがアイドル挿入と削除を実行
  • ファイバ・チャンネル
    • ファイバ・チャンネル・リンク・ステート・マシーンがリンク・ステータスをレポート
    • 不一致を是正するファイバ・チャンネルEOF順序セット変換
    • 単一のチャンネルで1.02/2.04Gbpsファイバ・チャンネルをサポート。単一のクアッド（4チャンネル）で10Gファイバ・チャンネルをサポート
    • それぞれの送信、受信チャンネルで個別に1.02もしくは2.04Gbpsの選択
  • シリアルRapidIO
    • 転送パスにおけるランダムの/A/K/R/挿入と、受信パスにおけるアイドル置き換え
    • 1x ～ 32x RapidIOをサポートするマルチ-チャンネル整列
  • SONETベースの機能
    • STS-48とSTS-12フレーマ
    • STS-12/STS-12cもしくはSTS-48/STS-48cフレーム内での長さを問わない連結のサポート
    • A1, A2及びセクションB1バイトの伝送データ・フレームへの自動TOH挿入
    • SONET準拠のスクランブルとデスクランブル
    • B1チェック、AIS挿入/チェックとRDI-L挿入とチェック
    • STS-1単位のSTS-48/STS-12ポインタ・インタープリタ機能
    • TFI-5リンク層サポート
  • マルチプル・プロトコルに準拠したマルチ-チャンネル・アライナ
    • ツイン・チャンネル、クアッド及びマルチ-クアッド整列を受信データ整列に備える
    • 2個のSCデバイス（合計最大64チャンネル）間のデータ整列が可能
  • ラインとFPGAロジック間のスムースなクロック乗せ換えのクロック・ドメイン処理
    • FPGAコアへ2：1の比率で速度変換する機能
    • FPGAロジックに対し、複数の送受信クロック接続がプライマリ及びセカンダリ・クロック・ラインで利用可能。
  • 改良されたシステム・デバッグとテスト容易性のためのループバック・モード
    • ライン接続からSCデバイスへ、あるいはその逆のテストのためのファー・エンド・ループバック（受信から送信へ）
    • PCS/FPGAロジック・インターフェースを経由する接続をテストするニア・エンド・ループバック（送信から受信へ）
    • ループバック・テスト用のランダムなデータ・パターン生成に用いる内蔵の27と231PRBS生成回路/チェッカ
    • エラー挿入とインターラプト機能

 

詳細：ラティスSC SERDESとflexiPCSはどのようにパケット・ベースのシリアル伝送を可能にするか