PURESPEED I/O技術

ラティスSC FPGAはシームレスと堅調なパラレル・ソース同期I/Oソリューションを提供する特化したI/Oロジックと一緒のパワフルなバッファを一体化させながら、PURESPEED I/O技術を特色とします。その結果、ソリューションは異なるI/Oペア毎に業界ベストの2Gbps処理能力のサポートを提供するパワフルなパンチを内包しています。PURESPEED I/O技術は次にリストしてあるものから成り立っています。

極めて柔軟性が高いビルト-イン・シフト・レジスタとDDR/SDRマックス/デマックス・ロジック
業界を牽引する性能のビット・ベース毎にソース同期信号をダイナミックに配置する
AIL(Adaptive Input Logic)を伴う高度基本単位（144タップ）のプログラム可能な入力遅延（INDEL）
2と4のクロック分割のために特化したクロック分割回路
次のシステム・レベル標準をサポート
- 最高2Gbpsの一般的なDDR
- 最高1Gbpsの一般的なSDR
- 最高800MbpsのDDR/QDRメモリ
次をサポートするパワフルなPURESPEED I/Oバッファ：
- LVCMOS 3.3/2.5/1.8/1.5/1.2, LVTTL
- SSTL 3/2/18 I, II; HSTL 18/15 I, II
- PCI, PCI-X
- LVDS, バスLVDS, MLVDS, LVPECL, RSDS;ハイパー伝送
プログラム可能なオン・ダイ終息

詳細: ピンI/O処理能力ごとに2Gbpsをどのように到達するか

I/Oレジスタ・ブロック

特化したシフト・レジスタとマックス/デマックス回路DDRとSDRは、高速I/O～FPGAファブリック・クロック・ドメインへシームレスで、PVT補正済み伝送を提供するために含まれています。FPGAファブリック上のPLLリソースを使用することなく2及び4クロック分割を実行する特化したクロック分割器を連結して動きます。

AIL(Adaptive Input Logic)を伴うINDELブロック

144タップINDELブロックは十分なセットアップとユーザによって定義された待機時間マージンを確実にするシグナル1つずつのベースのデータパスにおける遅延修正を行うために使用されています。ビット毎の自動モニタリングとAIL(Adaptive Input Logic)ブロックのダイナミック・コントロールはPVT(Process, Voltage and Temperature)において変化を伴ってユーザ定義マージンの遵守を確実にします。この機能は高速インターフェースのシステム・レベル設計を簡素化して、最後により速いスピードでPVTを補正することが可能です。

INDELブロックは、バスベースの配置のためのDLLによって直接制御が可能です。

PURESPEED I/Oバッファ

プログラム可能なI/Oバッファは、バンクとして参照される7つのグループにおいてデバイス周辺でアレンジされます。PURESPEED I/OバッファはユーザがLVCMOS, SSTL, HSTL, LVDSとLVPECLを含む今日のシステムで広く知れ渡っている標準を実装することが可能です。入出力し様のためのプログラム可能なオン・ダイ終端はさらにこれらのバッファの実用性を高めます。

サポートされたI/O標準

ラティスSC sysI/Oバッファはシングル・エンドと異なる標準両方をサポートします。シングル-エンド標準はLVCMOS, LVTTLと他の標準にさらに分割することが出来ます。バッファはLVTTL, LVCMOS12, 15, 18, 25と33の標準をサポートします。LVCMOSとLVTTLモデルでは、バッファがドライブ長、終端抵抗、バス・メンテナンス(弱いプルアップ/プルダウン、PCIクランプ及びバス・キーパー・ラッチ)とオープン・ドレインのために個別に構成オプションを持っています。サポートされた他のシングル・エンド標準はSSTL, HSTL, GTL(入力のみ)、GTL+(入力のみ), PCI33, PCIX33, PCIX15, AGP-1x33とAGP2x33を含みます。サポートする異なる標準はLVDS, RSDS, BLVDS, MLVDS, LVPECL, ハイパートランスポート、区別されたSSTLとHSTLを含みます。（それぞれの電源と参照電圧と一緒に）

プログラム可能なODT(On-Die Termination)

ラティスSCデバイスによってサポートされている多くのI/O標準は送受信機両方で終端を必要とします。SCデバイスはスタブ長を最小化及び性能を改良しながら様々な終端オン-チップを実装する機能を提供します。この特長を活用することは基盤上で必要な多数の個々のコンポーネント削減というメリットもあります。サポートには次のものが含まれ居ます：

活線挿抜

ラティスSCデバイスはパワーアップとパワーダウンの間、予測できるシグナル・パッド動作を確かにするために丁寧に設計されました。電源供給はどんな順序でも配列が可能です。パワーアップとパワーダウンの連続の間、I/Oは電源供給電圧が十分に操作ができるのを確かにするまでトライステートに留まります。さらに、I/Oピンへの漏出は特定の制限内で制御され、残りのシステムで容易な統合が可能となります。これらの機能はラティスSCを多くの複数電源供給と活線挿抜アプリケーションを理想的にします

サポートされたソース・シンクロナス・インターフェース

ラティスSCデバイスは、ソース・シンクロナス・インターフェースの実装を簡素化するために、遅延要素、DDRレジスタやPLLなどの様々なハードウェアを含みます。下記にある表はラティスSCでサポートされるソース・シンクロナスとDDR・QDR標準を一覧表にしています。