ラティスSCM SPI4.2コア

システム・パケット・インターフェース、レベル4、フェーズ2（SPI4.2）は、PHY層のデバイスとリンク層デバイスの相互接続を行うOIF（Optical Internetworking Forum）推奨インターフェースで、10Gb/sアグリゲート帯域のアプリケーション用です。SPI-4は、OC-192ATM及びパケット・オーバー・SONET/SDH（POS）のアグリゲート帯域や、10Gb/sイーサネット・アプリケーション用の、PHY層デバイスとリンク層デバイス間の、パケットとセル伝送のインターフェースです。

SPI-4には次の様な特長があります：

• ポイント間接続（すなわち単一のPHYと単一のリンク層のデバイス間）
• 256ポートをサポート（SONET/SDHアプリケーション(192ポート)におけるSTS-1単位及び、イーサネット・アプリケーション（100ポート）におけるファースト・イーサネット単位に最適）
• 送受信データ・パスは16ビット幅
• イン-バンド・ポート・アドレス、パケットのスタート/エンド表示、エラー制御コードを含む
• ライン毎で最小622Mbp/sのデータ・レート。ソース・シンクロナス・ダブル・エッジ・クロッキング、311MHz最小。
• LVTTL I/OもしくはオプションのLVDS I/Oを使用して送受信FIFOステータス・インターフェースを実装
• LVTTL I/Oに最大1/4データ・パス・クロック速度、LVDS I/Oにデータ・パス・クロック速度（ダブル・エッジ・クロッキング）
• 2ビットのパラレルFIFOステータス表示
• イン-バンドのスタートオブFIFOステータス信号
• ソース・シンクロナス・クロッキング
  

データは暫定的最大長のバーストで転送されますが、EOPで終了する場合があります。各転送に伴う情報（ポート・アドレス、スタート/エンドオブパケット表示、エラー制御コーディング）は16ビット・コントロール・ワードで送られます。

ラティスSCM SPI4.2コアの特長：

• 完全にOIF-SPI4-02.0仕様に準拠
• ラティスSCMファミリのデバイスに最大2個のSPI4.2コアを組み込み搭載
• 最大256のロジカル・ポートをサポート
• 送受信データ・パス
  
  • 116ビット幅のイン-バンド・ポート・アドレス、SOP、EOP表示、エラー制御
  • LVDS I/O（IEEE 1596.3 - 1966, ANSI/TIA/EIA-644-1995）
  • 最小311MHzでのソース・シンクロナスのダブル・エッジ・クロッキング
• 静的/ダイナミック・アラインメント・モード
  
  • SC IOでAILロジックを使用して最速1Gbpsのダイナミック位相アラインメント
  • 最速700MHzの静的アラインメント
  • サブ10Gトラフィック用の追加クォータ・レート・モード
• 送受信FIFOステータス
  
  • 2ビット・パラレルFIFOステータス表示、イン-バンドのスタートオブFIFOステータス
  • LVTTL I/O及びオプショナルのLVDS I/O（IEEE 1596.3）
  • ソース・シンクロナス・クロッキング
• NPU要求をサポートするプログラム可能なバースト・モード
• 消費電力、FPGAリソース及び設計者の時間を低減するMACO技術を使用した事前作り込みハード・コア