ラティスSCMメモリ・コントローラ

メモリ・デバイスは今日、あらゆるシステムに利用されています。システムバンド帯域が増加傾向にあり、メモリ技術はより高速に、より高性能にと最適化されました。現在のメモリ・インターフェースは、しばしばラインカードとスイッチカードのスループット要求に到達するために200MHzを超えるクロック・スピードが必要となります。結果として、これらの次世代メモリ・インターフェースは設計が益々困難なものとなっています。

FPGAのようなプログラマブル・ロジック・デバイスに高速、高効率メモリ・インターフェースの実装は設計者にとって大きな挑戦でした。ラティスセミコンダクターは高速、高性能FPGAファミリのラティスSCMで完全な高速メモリ・インターフェース・ソリューションを提供します。ラティスSCMファミリはフル機能の組込み高速メモリ・コントローラをチップ内に備え、次世代の高速、高性能DDR SDRAM, QDR SRAM及びRLDRAMメモリ・デバイスとスムーズにインターフェースを実現します。これらの高速メモリ・コントローラはASIC（MACO）技術を利用して実装しています。最大2個の個別メモリ・コントローラがラティスSCMファミリのデバイスで利用可能です。高速I/O構造、クロック・マネジメント・リソース及び高速FPGAファブリックと組み合わせた組込みメモリ・コントローラは次世代のメモリを採用した設計のリスクと製品化までの時間を著しく削減します。フル機能で完全にテストされたコントローラはお客様に高速メモリ・インターフェースにおける低リスクの開発期間短縮のソリューションを提供します。

ラティスSCM MACOメモリ・コントローラ・ブロック

ラティスSCM DDR I/IIメモリ・コントローラ：

• 業界標準DDR I/DDR II SDRAMとのインターフェース
• 8-72ビットのSDRAMデータ・バス幅をサポート
• 異なるメモリ・デバイスのためにアドレス幅を可変
• 4もしくは8のプログラマブル・バースト長
• 配置されたCAS機能
• 3もしくはそれ以上のプログラム可能なCASレイテンシ
• ACTIVEコマンドを最小にするインテリジェント・バンク・マネジメント
• 処理能力を最大にするコマンド・パイプライン
• プログラム可能なタイミング・パラメータ
• 200MHz(400Mbps)のDDR I SDRAM周波数
• 333MHz(667Mbps)のDDR II SDRAM周波数 
• データ・マスク信号を介してバイト・レベルの書き込み
• ODT信号生成
• DDRII用特別モードを含むオン-チップ終端利用
• 書き込み(Write)時のDQS信号の真/偽の両方をサポート
  

ラティスSCM QDR I/IIメモリ・コントローラ：

• 業界標準QDR I/II SRAMとのインターフェース
• 様々なサイズのメモリ・デバイスをアドレスするための構成可能なデータ幅とアドレス幅
• プログラマブル・バースト・サイズをサポート
• QDRIIメモリに必要なインターリーブの読み込み/書き込みをサポート
• 既存のFPSCデバイス：ORSPI4で実証済みのコントローラ
• 最速300MHz(600Mbps)のクロック周波数をサポート
  

ラティスSCM RLDRM I/IIメモリ・コントローラ：

• RLDRAMIとIIのメモリ・デバイス両方をサポート
• CIOとSIO RLDRAM IIデバイス両方をサポート
• 2、4及び8のプログラマブル・バースト長
• 2つもしくはそれ以上のRLDRAMデバイスのカスケード接続を可能とする2つのチップセレクトをサポート
• プログラム可能なリフレッシュ・カウンタ
• データ・バンド幅を最大化する環状バンク・アクセス
• ユーザ・インターフェースに次のコマンドをサポート：READ, WRITE, MRS(Mode Register Set)
• 処理能力を最大化するコマンド・パイプライン
• RLDRAM-I用16 及び32ビット、RLDRAM-II CIO用9, 18 及び36ビット、RLDRAM-II SIO用9, 18ビットのデータ・パス幅をサポート
• データ・マスク・ビットをサポート
• RLDRAM-Iのための300MHz(600Mbps)のスピードと、RLDRAM-IIメモリ・デバイスのための400MHz(800Mbps)のスピード