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概 要ラティスSCMファミリはプログラム可能なアーキテクチャの持つ柔軟性と、様々な高集積、高速機能を搭載した組み込みASICブロックを合わせて備えています。ラティスSC FPGAのレイアウトは通常の均質のプログラマブル・ロジック・セル(PFU)で、それをPIC(Programmable I/O Cell)が取り囲んでいます。デバイスのトップに、高速直列データ転送を管理する組み込み型の多目的PCS(Physical Coding Sub-layer)ブロックに接続された組み込みSERDESチャンネルが配置されています。PCSブロックを回避して直列データを直接FPGAファブリックへ伝送することも可能です。EBR(embedded block RAM)の列はPFUへの効率的な配線のために配列を縞模様に配置しています。特別の構成可能な相互接続ブロック(CIB)は、信号をブロックRAMに配線する専用のリソースを有します。各EBR列の端に(下図参照)、シリコンの一部にストラクチャードASICブロックの領域が有り、組み込み型の作りこみ高性能IPの搭載が可能です。同等機能をFPGAで実装するのと比較して領域と消費電力は小さくなります。このコンセプトがMACO(Masked Array for Cost Optimization:コスト最適化のためのマスクアレイ)です。
MACOブロックの核心は50,000ASICゲートの容量です。セルのライブラリは富士通のCS100A 90nm CMOSプロセス技術で生成され、スピード、電力消費やエリアが最適化されています。 MACOの利点MACOはお客様に複数の利点:スピード、集積度、低電力消費を提供します。
ラティスSCMファミリMACOブロックを各ラティスSCデバイスに実装可能とすることで、ラティスSCMデバイスは作り込みIPによる業界標準インターフェースを提供します。ラティスSCMデバイスに備わっているのは、メモリ・コントローラ、SPI4.2インターフェース、マルチプロトコルMAC, 低速CDR、PCI Express LTSSMブロックです。右の図は、ラティスSCファミリ用のMACOブロック・レイアウトです。 MACO動作を可能にしたラティスSCMデバイスでの利用可能な作り込みIP一覧表
組み込みメモリ・コントローラ高性能FPGAのシステム-オン-チップ設計では大容量パケット・バッファ用途としてチップの外のSDRAMとSRAMメモリとのインターフェースがよく取られます。ラティスSCMデバイスはMACO技術を利用して、作り込みの高速メモリ・コントローラを備え、多くの通信システムで利用される高速メモリ標準:DDR I/II SDRAM及びQDR I/II SRAMをサポートします。 詳細はこちら SPI4.2コアシステム・パケット・インターフェース、レベル4、フェーズ2(SPI4.2)は、10Gb/sアグリゲート帯域のアプリケーション用途の、物理層(PHY)デバイスとリンク層デバイスの接続用途にOIF(Optical Internetworking Forum)が推奨するインターフェースです。ラティスSCMデバイスは業界で最高性能及び最小消費電力のSPI4.2を、MACO技術を利用して作り込みSPI4.2コアを備えています。詳細はこちら PCI ExpressソリューションラティスSCM PCI Expressソリューションは業界初の組み込み型ASICベースのプログラマブルPCI Expressソリューションです。ラティスは完全なX4のPCI Expressエンドポイント用途の、最小で最小電力FPGAベースの実装を提供します。 詳細はこちら イーサネット・サポートラティスSCは柔軟なパケット・フレーマ及びパーサーを備え、様々な標準用途のレイヤー2(データ・リンク層及びMAC)機能を実装出来ます。MACO技術に実装されたFlexMAC機能は、ラティスSC SERDESとPCS(Physical Coding Sublayer)のレイヤー1(物理層)マルチ-プロトコル機能を補完します。 詳細はこちら [EN] 低速CDRサポートラティスSCM LSCDR(低速のクロック・データ・リカバリ)MACOは、低速シリアル通信システム用に設計された完全統合の最小電力CDR(クロック・データ・リカバリ)ブロックです。CDR回路はデジタル・ベース・バンド回路で、復調されたバイナリ信号を後処理し、最適にサンプルされたデータ・ビット・ストリームと受信データと同期したクロック信号を生成します。 詳細はこちら |