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概 要
ラティスSC（システムチップ）ファミリは、高性能FPGAファブリック、3.4Gbps SERDESとPCS, 高性能I/O、大容量組み込みRAM、業界先端の単一アーキテクチャに組み込まれたASICブロックを組み込んでいます。このFPGAファミリは富士通のCS100A 90nmテクノロジーで製造され、業界最高性能のFPGAです。
このデバイスファミリには、今日の高速インターフェースシステム設計の要求に見合う、更なるベストのFPGAの特長が備わっています。これらの特長は、業界最先端の高性能組み込みPCS（Physical Coding Sub-layer）を備えたSERDES、最大7.8MbitsのEBR（組込みブロックRAM）、そしてソースシンクロナス（クロック並走）I/O標準をサポートする専用I/Oロジックで、RapidIO、Hyper Transport, SPI4.2, SFI-4, UTOPIA, XGMII及びCSIXをサポートします。豊富な階層化クロックとクロック管理のリソースは、今日のハイエンド・システム設計に要求されるプログラム論理設計をサポートします。ピン毎に最高2Gbpsまでのバンド幅の高速I/Oは、このファミリを高処理能力システムに最適なものにします。そして、低コストのシステム・レベル統合の用途に、ラティスSCファミリは、MACO（Masked Array for Cost Optimization：事前作り込みIPブロック）を最大12個備えています。
ラティスSCの特長と利点
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高性能FPGAファブリック [EN]
- 15K - 115Kの4入力LUT
- 139 - 942のI/O数
- 700MHzグローバル・クロック； 1GHzエッジ・クロック
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高速SERDES: 600Mbps - 3.8Gbpsで動作するデバイス当り4－32本のSERDES:
- プリエンファシス及びイコライザー
- 低消費電力（チャンネル当り105mW）
- 組み込みPCS(Physical Coding Sublayer)：PCI Express GbE, XAUI, SONET, 1Gファイバ・チャンネル、2Gファイバ・チャンネル及びSerial RapidIOをサポート
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PURESPEEDテクノロジー：2 GbpsパラレルI/O
- 高信頼性かつ高性能ソースシンクロナスI/Oのサポートに、端子毎でデータを動的に整列するAIL（Adaptive Input Logic）と入力遅延（INDEL）
- 最高2Gbpsの汎用DDR、最高1Gbpsの汎用SDR、最高800Mbpsのシングル・エンド・メモリ・インターフェースをサポート
- プログラム可能なODT（On Device Termination：終端抵抗内蔵）を備えた包括的IO標準をサポート：LVCMOS, LVTTL, PCI, PCI-X, LVDS, Bus-LVDS, MLVDS, LVPECL
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メモリ強化FPGA [EN]
- 500MHzで作動する1 - 7.8Mbitの組み込みブロックRAM
- 分散化RAMも搭載：240K - 1.8Mbits
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sysCLOCK PLL及びDLL [EN]
- 最高1GHzで動作する8個のPLL
- 分散スペクトラムをサポートするPLL
- 最高700MHzで動作する12個のDLL
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MACO：オンチップのストラクチャードASICブロックは予め作りこんだ低電力と低コストのIPを提供
- 低コスト、低電力、システム・レベル統合用に予め作りこんだIP
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システム・レベル・サポート [EN]
- IEEE標準1149.1バウンダリ・スキャン
- IEEE標準1532イン・システム構成
- 組み込みPowerPCマイクロプロセッサ・インターフェース
- 組み込みシステム・バス
ラティスSC FPGAファミリ・セレクタ
| パラメータ |
LFSC15 |
LFSC25 |
LFSC40 |
LFSC80 |
LFSC115 |
| 論理リソースLUT数（K） |
15.2 |
25.4 |
40.4 |
80.1 |
115.2 |
| sysMEM EBR RAMブロック数（18Kb/ブロック） |
56 |
104 |
216 |
308 |
424 |
| 組み込みメモリ容量（Mbit） |
1.03 |
1.92 |
3.98 |
5.68 |
7.80 |
| 最大分散メモリ容量（Mbit |
0.24 |
0.41 |
0.65 |
1.28 |
1.84 |
| SERDESチャンネル数（3.4Gbps） |
8 |
16 |
16 |
32 |
32 |
| DLL個数 |
12 |
12 |
12 |
12 |
12 |
| PLL個数 |
8 |
8 |
8 |
8 |
8 |
| MACOブロック数 |
4 |
6 |
10 |
10 |
12 |
| パッケージ |
I/O / SERDES 本数 |
| 256-ボール fpBGA (17 x 17 mm) |
139 / 4 |
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| 900ボール fpBGA (31 x 31 mm) |
300 / 8 |
378 / 8 |
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| 1020ボール fcBGA (33 x 33 mm) |
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476 / 16 |
562 / 16 |
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| 1152ボール fcBGA (35 x 35 mm) |
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604 / 16 |
660 / 16 |
660 / 16 |
| 1704ボール fcBGA (42.5 x 42.5 mm) |
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904 / 32 |
942 / 32 |
ラティスSC評価ボード
ラティスは、ラティスSC FPGAの特長と性能の評価用途に２つのプラットフォームを開発しました。
ラティスSCコミュニケーション評価ボード [EN]：このボードは、ラティスSCがどのように種々の通信標準や仕様を実現するかを評価できる高性能通信用途のプラットフォームです。このボードの特長として、SFI4.1/XSBIアプリケーション用SDR（Single Data Rate）性能の評価をする300ピンMSAトランスポンダ相互接続、SPI-4.2用のMolex VHDM相互接続, 64ビット200ピンDDR-2 SDRAMをサポートする200ピン/SODIMMソケット、高速SERDES及びクロックI/O等用途の多数のSMAテスト・ポイントを備えています。
ラティスSCスタンダード評価ボード [EN]：このボードはユーザが追加アプリケーション・スペースでラティスSCの性能を評価出来ます。このボードの主な特長として、x8 PCI Express用エッジコネクタ/フォームファクタ、オンボードのDDR2メモリ、デジタルビデオインターフェース用のBNCエッジコネクタ、SERDES I/O用、LVDS評価用、外付けクロックI/O用等のSMAコネクタを備えています。
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