専用DDRメモリ･インターフェース回路

設計者は低コストの目的でDDRに切り替え

コストに厳しい機器の設計者は自然に、技術的に要求されるビット辺りで最低コストを提供するメモリ技術を選択します。もともとこの事は，SDRAM（同期 DRAM）を指しています。しかし、近年、ダブルデータレートDRAM(Double Data Rate DRAM) の出荷量は2004年度のビット出荷総数の50%超が予測されます。次第に、設計者はSDRAMよりDDR DRAMが低コストを提供できると気づきつつあります。

DDR設計の挑戦

多くの場合Double Data Rate DRAM は廉価なストレージを提供しますが、インターフェースするのはSDRAMより極めて困難です。

設計の挑戦には、データ･ストローブ信号(DQS)とデータ（DQ）との調整、クロック両端の変化でデータの流れをクロックの一方のエッジで変化する複数の流れに分離すること、そしてDQSクロック領域からシステムクロック領域へのデータ転送管理があります。DQとDQSの調整はDQS信号が双方向ゆえに更に挑戦的です。

DDRメモリ･インターフェースを簡単にするラティスECPとECデバイス

ラティスECPとECデバイスは専用リソースを備え、DQとDQS信号の調整、2倍のデータレートとのマルチプレクス、そしてDQSクロック領域からシステム･クロック領域へのデータ転送を行います。ラティスECP/ECデバイスのアプローチは他のDDRサポートなしや限られたサポートのみを提供する低コストFPGAと対照をなします。インパクトはドラマチックです。専用DDR サポートのリソースを備えたラティスECP/ECデバイスでは、一般的な使用目的で64ビット幅メモリ･インターフェースを実装場合、500から1000個のレジスタをセーブします。これは最小デバイスにおいて1.5K汎用レジスタのかなりの部分を意味します。性能は他社低コストFPGAより25%向上し、高速動作を可能とし、仕様に余裕が持て、低速グレードのデバイスの利用も可能です。