"Real-World"アプリケーション対応3G SERDES

LatticeECP3™ FPGAファミリは高性能FPGAファブリックや高性能I/Oに最大16チャネルの組み込みSERDESおよび関連する物理コーディング・サブレイヤ(PCS)ロジックを集積しました。各チャネルのPCSロジックは3.2bpsまでの高速全二重シリアルデータ転送のための専用送受信回路を含んでいて、普及の進んでいるデータ通信プロトコルであるGbE、XAUI、PCI Express PIPE、SRIO、CPRI、OBSAI、SD-SDI、およびHD-SDIに対応するためにそれぞれ構成することが出来ます。さらにユーザ独自の高速データ伝送を行うための柔軟性をデザイナに与えるためにプロトコルベースの論理はその一部或いは全てをバイパスすることが出来ます。 3.2Gbps動作時で100mW以下の消費電力であり、高速シリアル・プロトコルを低消費電力で実装することを可能にします。 ホワイトペーパー: 高価値FPGAに内蔵の高速SERDESインターフェイス

LatticeECP3 SERDESの機能と特長

• 最大16チャネルの高速SERDES
• チャネルごとに250Mbps ～ 3.125Gbps
• 低消費電力：チャネル当たり3.2Gbps動作時100mW
• IEEE802.3-2002 XAUIジッタ規格に適合
  
  • 優れた受信ジッタ耐性：3.2Gbpsで0.7UI以上(Worst Case)
  • 低い送信ジッタ：3.2Gbpsで0.35UI以下（Worst Case）
• プリエンファシスと受信等化の組み込みで優れたBER
• クワッド（4ch）単位のアーキテクチャで、単一クワッド内で異なるプロトコルの混在が可能
• フルファンクションの組み込み物理コーディング・サブレイヤ(PCS)ロジックで業界標準の各プロトコルに対応
  
  • デバイス当たり最大16チャネルの全二重データ
  • 同一チップで複数のプロトコルに対応可能
  • 広く採用されている8b10bベースのパケット・プロトコルに対応
  • SERDES Onlyモードにより直接8ビットや10ビットでFPGAロジックとインターフェイスも可能

高価値、低消費電力のシリアル・プロトコル・ソリューション

CPRI低遅延偏差オプション

物理コーディング・サブレイヤ(PCS)には小型で簡潔なCPRIの実装を可能にする低遅延偏差オプションがあります。

機能アップしたSMPTE対応

放送局や衛星放送ヘッドエンド、或いはケーブル放送ヘッドエンドではデザイナは受信データレートについて必ずしも事前に全て知っている訳ではありません。従って良く採用されている270MbpsのSD-SDI (SMPTE259M)や1.4835GbpsのHD-SDI (SMPTE292M)など、どの種々データレートでも対応できることが期待されています。

LatticeECP3 SERDESアーキテクチャは各チャネルで送受信ごとにHDや3Gなど独立してデータレートに対応できます。これは新しく設けられたx11分周器設定やチャネル毎の受信クロック系統の実現によって可能になりました。