sysDSPブロック

DSPアプリケーション領域は継続して拡大

デジタル信号処理(DSP)アプリケーションは拡大し続けていますが、これはビデオや静止画対応機器の増加や、ソフトウェア無線機(SDR)など再コンフィグレーション可能なシステムの需要拡大によって促進されています。これらの用途の多くは顕著なDSP処理能力とコストが厳しいという要件を併せ持っており、高性能かつ低コストのDSPソリューションという要請を作り出しています。

高まる一方のこうした市場ニーズに応えるため、これに対応する処理要素やハードウェア・プラットフォームはコストや処理遅延を増大することなく演算スループットを上げることができなければなりません。例えば3Gおよび4G無線通信アプリケーション領域では、ベースバンドでもRRH(Remote Radio Head)カードでも高い信号対雑音比(SNR)を維持しつつもより高速のセルラー・データレートに対応するために、複数プロトコルと増大するスループットをこなすことが必要です。

LatticeECP3のDSPソリューション

• 乗算器は最大320 (18b x 18b)
• 機能アップした第三世代のsysDSPアーキテクチャ
  • デュアルスライス・アーキテクチャ
  • フルに従属接続ができるブロック
  • ECP2MのsysDSPブロックとの互換性
• プログラマブル乗算器
  • スライスあたり18x18は2つ、9x9は4つ
  • 倍精度や浮動小数点演算用の36x36は隣接する2スライスを用いて構成
  • 18x36 MAC、および18x18 MMACモード
• 54ビットの従属接続可能なALU
  • 丸めと切り捨て
  • 隣り合うALU出力は3入力加算器の入力の一つとしてチェイン接続可能
• 高性能モード
  • MULT (乗算)
  • MAC (乗算・アキュミュレート)
  • MMAC (乗算・乗算・アキュミュレート)
  • MULTADDSUB (乗算・加減算)
  • MULTADDSUBSUM (乗算・加減算・総和)
  • SLICE (アドバンス機能に用いる、フル・コンフィグレーション可能なsysDSPスライス)
  • 加算器ツリー
  • 多ビット幅のマルチプレクサ

ホワイトペーパー: LatticeECP3 sysDSPブロックの組み込み信号処理機能

デュアルスライス・アーキテクチャ

LatticeECP3のsysDSPブロックは2つの同一スライスよりなり、これはDSPブロック内での性能向上や、より細かい制御を可能にし、また独立したALU演算を提供します。各スライス内のバイパス可能なパイプラインレジスタはデザイナに伝搬遅延を除去する手段として提供されます。スライスは配線遅延を生じることなくチェイン化することができ、より多ビット幅の乗算やアキュミュレート演算が実現できます。

従属接続性

タップ数の多いFIRフィルタやFFTが用いられるような多くの信号処理アプリケーションにとっては、大規模な信号処理機能を作成する必要があるかもしれません。こうしたニーズに適応するためには、従属接続できるDSPブロックを持つことが必要です。LatticeECP3は、或るブロックのアキュミュレータ出力を隣接するDSPブロックの入力に直接接続することによって、こうした信号処理機能の高性能要件に対応します。