最適化されたFPGAアーキテクチャ

LatticeECP3 FPGAはラティスの第3世代トランシーバと、コスト的に最適化された65 nmプロセスFPGAアーキテクチャを使用しています。優れたLatticeECP2M FPGAファミリをベースとするLatticeECP3デバイスは、高性能SERDESブロック、従属接続可能な高性能sysDSP、sysMEM組み込みブロックメモリと分散メモリ、sysCLOCK PLL、DLL、DDR3メモリインターフェイス、およびsysIOバッファを備えており、広範なアプリケーションに堅牢で低コストのブリッジ機能ソリューションを提供します。

LatticeECP3ブロック図

次の図はLatticeECP3アーキテクチャの概要を示しています。すべてのブロック上の詳細はデバイス・データシートをご覧ください。

プログラマブル機能ユニット・ブロック図

個々のPFUブロックは次の図に示す番号0～3よりなる4つの相互接続されたスライスで構成され、それぞれに2つのLUTが内蔵されています。

EBR (Mbits)

sysCLOCK PLLブロック図

sysCLOCK PLLはクロック周波数の生成機能を提供します。LatticeECP3ファミリは2～10個のフルフィーチャ汎用PLLをサポートしています。

sysMEM構成オプション

sysMEMブロックは、シングルポート、デュアルポート、擬似デュアルポート、またはFIFOメモリを実装できます。個々のブロックは、次の表に示すようなさまざまな深さと幅で使用できます。