作り込みソース・シンクロナス・インターフェース

ソース・シンクロナス・インターフェース利用の増加

ソース・シンクロナス・インターフェース（クロック並走）の利用が増加しています。この増加は低コストDDR1/2のDRAMメモリ利用の必要性、高速ADCやDACとのインターフェースの要望や、SPI4.2等数多くの通信標準とのインターフェースの必要性によるものです。

ソース・シンクロナス・インターフェースの挑戦

ソース・シンクロナス・インターフェースの利用は、目標とする性能とコストに見合う必要があり、FPGA、とりわけ低コストFPGAの利用者にはとても困難な挑戦でした。インターフェース個々に特有のものがありますが、典型的な挑戦は以下の通りです：

• DDR（ダブル・データ・レート）のデータ列をSDR（シングル・データ・レート）へ変換
• I/OとFPGAファブリック間のデータ速度の合わせこみ
• データ・クロック（ストローブもしくはDQS信号と呼ばれる）とデータの整列校正
• データのインターフェース・クロック領域からFPGAクロック領域への転送

ラティスECP2/Mデバイスは作り込みソース・シンクロナス・インターフェースを装備

ラティスECP2/MデバイスのI/Oセルは、DDR1/2メモリ、SPI4.2システムや高速ADC/DACで利用されるソース・シンクロナス・インターフェースを容易に実装可能とする多数の作り込み要素回路を備えています。

• 高精度DQS/ストローブ遅延制御
• 専用DDRレジスタ（マルチプレクス及びデマルチプレクス用途）
• 自動的なDQSからシステム・クロック転送
• FPGAファブリックとI/Oのスピードを合わせる2：1ギア・ボックス・ロジック
• 低スキューのエッジ・クロック

ここで説明した要素回路はispLEVERツールにて、533Mbps DDR1/2メモリ・インターフェース、750Mbps SPI4.2インターフェースや840Mbps汎用ソース・シンクロナス・インターフェース等のインターフェースに容易に組み込んで実装できます。