低コスト・アプリケーション向けに最適化されたFPGAアーキテクチャ

ラティスECP2/Mファミリは、価値を意識した価格で最良の特長を提供すべく最適化したI/O機能、分散メモリ、組込みメモリ、ロジック及び配線と共にシリコン効率の良いFPGAファブリックを備えています。下のダイアグラムはラティスECP2/Mアーキテクチャの概要を説明しています。ブロック上の詳細はデバイス・データシートをご覧下さい。

ラティスECP2Mブロック図

ラティスECP2ブロック図

図に載っていない特徴

• 8つのグローバル・クロック・ネット
• 8つのリージョナル・クロック
• サイド毎に2つのエッジ・ロック