低消費電力SERDESベースのFPGA

低消費電力での動作は、お客様の必要とする温度や信頼性に見合う手助けをします。そして、システム全体のコストと設計の複雑さを軽減します。

ラティスECPと比較して、ラティスECP2Mデバイスは平均で～50%の低いスタティック消費電力です。図1に示すように、25℃のジャンクション温度で、一番大きなラティスECP2Mデバイスである95K LUT ECP2M-100は、0.35W未満の電力を消費します。

消費電力の利点は様々なプロセス及びアーキテクチャの強化、そしてソフトウェアの消費電力最適化のテクニックを用いて達成されました。これには高速動作が重要でない箇所でのリーク電流を低減するための可変チャンネル長トランジスタとマルチ-スレッショルド・トランジスタの利用があります。そして、電力消費を最小にするソフトウェアに、改良した配線用デフォルトとアルゴリズムが装着されています。

図1：ラティスECP2Mデバイスの典型的な電力消費

図2は、ラティスECP2Mと競合FPGAの典型的な静的電力消費を示しています。ラティスECP2Mデバイスは競合FPGAと比較して、最大でも65％の低消費電力です。

図2：ラティスECP2M vs. 競合FPGAの静的電力消費

消費電力見積もりと解析ツール

ラティスは様々な動作環境における電力消費をモデル化するためにFPGA設計ツールに、ispLEVERパワー・カルキュレータを提供します。パワー・カルキュレータはスプレッドシート・ベースの解析ツールで、デバイス、パッケージ選択、動作条件とリソース使用率に基づいた消費電力計算が可能です。

• ispLEVER パワー・カルキュレータ
• ラティスECP2Mデバイス・テクニカルノート、消費電力見積もりと管理