機能強化された構成オプション

柔軟な構成オプション

ラティスECP2/Mデバイスは、次の3つの方法で速やかに構成ができます：

• 低コストの業界標準SPIフラッシュ・メモリから
• デバイスのシリアル及びパラレル・マイクロプロセッサ・ポートを利用
• デバイスのJTAGポート経由

さらにプログラミング・ソースに柔軟性を備え、ラティスECP2/Mデバイスは下記詳細のように多くの強化された構成オプションを提供します。

デュアル・ブート動作

ラティスECP2/MデバイスはSPIブート・メモリのセクター0と1に、2つのイメージを格納できます。FPGAはセクター1からFPGA自身の構成をします。この構成を失敗すると、セクター0から構成をします。（ビットストリーム・イメージが1つのセクターより大きい場合、ジャンプ・コマンドで複数のセクターにまたがってビットストリーム・イメージを格納できます）。このデュアル・イメージ動作は、構成をフィールドで変更するような状況に有用で、メモリ内に常に有効な"ゴールデン・コンフィグレーション"を格納することが可能です。

ビットストリーム暗号化

ラティスECP2/M"Sシリーズ"のデバイスは、128ビットのカスタマ指定解読キー格納用の不揮発性メモリ回路を備えています。ビットストリーム・ファイルは構成メモリへ書込む前にこのキーで暗号化ができます。暗号化されたビットストリームがFPGAに入力されるとデバイス上に格納されたキーで暗号解読されます。この機能は設計の海賊行為や余剰製造への対策に有用です。

TransFR I/O

ラティスECP2/MデバイスはTransFR I/Oの特長を備え、デバイス構成中にI/O状態を凍結できます。これは、最小限度のシステムの遮断とダウンタイムでフィールド・アップデートを実現するもので、ロジックのフィールド更新と高システム稼動時間（99.999%の稼働率）の二つの要求に設計者は対応できます。次のダイアグラムはTransFR I/Oの特長を持つラティスECP2/Mを使用してアップデートを行なう、4つのステップを示します。