ispLEVERの新機能

本ページでは最新リリースとこれまでのリリースの両方についてispLEVER新機能の概要を説明します。ソフトウェアの機能向上に関する全ての詳細は、ヘルプトピックに関連するハイパーリンクとともに、ispLEVERオンラインヘルプの "What's New?" を開いてください。

既知の問題とその回避方法については、ispLEVER 8.0 SP1 Known Issues [EN] をご覧ください。 

ispLEVER 8.0 SP1

ispLEVER® 8.0サービスパック1 (SP1)が入手可能です。本リリースではLatticeECP3 FPGAファミリ用の主要な更新を含み、機能拡張として汎用DDRインターフェイスやDDR3メモリインターフェイス、およびsysDSPブロックのターゲット機能改善を含みます。論理合成ツールはSynplicity®社Synplify® Proの最新バージョン（D2009.12L）、論理シミュレータのAldec®社Active-HDL Lattice Edition (8.2 update3)が含まれています。

新しいソフトウェア機能

• LatticeECP3-150EAデバイスのアップデート
  • これは150EAユーザにとって重要な更新です。量産用デバイスに対応してデバイス設定が更新されました。
• 汎用DDRインターフェイスのピン配置に関する対応
  • リリース前は、クロックとデータピンの配置が最速となる位置に制限されていました。
  • 8.0SP1では、速度は低下しますがそれ以外の配置も利用可能です。
• ECP3汎用DDRトポロジを2つ追加。より柔軟性の高い実装が可能になるように、より多くあるPLLリソースを活用することが可能。
  • GDDRX1_RX.SCLK.AlignedではTRDLLB+DLLDELBの代わりにPLLを使用することによって、90度位相シフトクロックを与えます。性能的にはやや低下するものの、PLLの個数が多いため、デザインの実装上より自由度が高くなります。
  • GDDRX2_RX.ECLK.Alignedではエッジクロック(ECLK)を分周してシステムクロック(SCLK)を生成するためにCLKDIVではなくTRDLLBを用います。CLKDIVが他の用途に用いられる場合に有用です。
• LatticeECP3ファミリのDDR3メモリ・インターフェイス対応
  • メモリとの物理インターフェイスとなるDDR3モジュールをIPexpressで生成し、これを使用して独自のDDR3メモリ・コントローラを設計できます。
• IPexpress
  • 汎用DDRとDDRメモリインターフェイス生成のための多数の機能拡張に加えて、IPexpressは他のモジュールへの改善も含んでいます。PCSモジュールの機能アップでは、PCSブロックを起点とするクロックに関して自動的にタイミング解析をします(ユーザがこれらにFREQUENCY制約を設定する必要がない)。
• ispVMシステム
  • ispVMシステム・ソフトウェアがバージョン17.7.1にアップされました。新機能と機能拡張にはLFE3-70EAとLFE3-95EA、およびLFE3-150EAを含みます。
• LatticeMico32ソリューションの機能拡張(WindowsとLinuxバージョンのみ)
  • ECP3用SDRAMコントローラに対応（x32ビット固定モード）
  • ECP2チュートリアルをアップデート

Synplify Pro for Lattice

ispLEVER 8.0 SP1には、ラティス版Synplify Pro リリースD2009.12Lが含まれています。これではLatticeECP3サポートが改善されています。

• ECP3 sysDSPブロックの従属接続(cascading)使用時の改善
  • ビット幅の広い乗算器の従属接続使用
  • ビット幅の広い加算器の従属接続使用
  • pre-cascading (FIRの転置構成）でのより効率的実装
• QoR (Quality of Results)の改善。ビット幅が狭い場合（小さいカウンタなど）にDSPブロック(ALU)ではなくLUT/FFに推論。

Synplify Pro for Lattice

ラティス版Synplify Proのその他の主要機能は以下の通りです。

• HDLアナリスト；自動的にRTL回路図を生成します。設計の解析とクロスプロービングの目的に使用します。
• VHDLとVerilog混在 の論理合成対応
• 自動リタイミング (レジスタと組み合わせ回路間のバランスを取る) による性能向上
• ゲーテッドクロックや回路生成クロックの変換 でASIC用に記述されたRTLをFPGAに効率よく対応
• Windows、UNIXおよびLinux プラットフォームに対応

Aldec社Active-HDL Lattice Edition

ispLEVER 8.0 SP1はAldec社Active-HDL Lattice Edition (LE)のバージョン8.2 update3を含みます。

Aldec Active-HDL Lattice Edition

重要な機能としては以下があります；

• 混在言語シミュレーションに対応(VHDLとVerilog、或いは SystemVerilogとVerilog)
• 波形からのテストベンチ生成
• デザインフロー・マネージャ
• ワークスペースとデザイン・アーカイブ
• Synplicityが暗号化したIPのシミュレーション(VHDL and Verilog)
• SystemVerilog IEEE 1800デザイン
• メモリビューア

より詳細の情報はispLEVER ヘルプに含まれるAldec-HDL LE Tutorialを参照してください。

ispLEVER 8.0

ispLEVER® 8.0が入手可能です。本リリースではLatticeMico32ベース・ソリューションの強力な機能アップと共にLatticeECP3 FPGAファミリ用の主要な更新を含みます。論理合成ツールはSynplicity®社Synplify® Proの最新バージョン（C-2009.03L-1）、論理シミュレータのAldec®社Active-HDL Lattice Edition (8.2)が含まれています。

注：現存のLatticeECP3デザインをispLEVER 8.0に移行するためにはLattceECP3サポートに関連するソフトウェアの変更をよく理解する必要があります。より詳細については、ドキュメントispLEVER8.0 Release Notes for LatticeECP3を参照して下さい。

• LatticeECP3ファミリで汎用DDRインターフェイス・サポートのためのアップデート
  • 汎用DDRインターフェイスの追加対応によって、実装時の選択肢をより多く提供します。場合によってはデバイスあたり、より多くのインターフェイス数に対応できます。
  • ユーザ定義の汎用DDRインターフェイス(DDR_GENERIC)コンフィグレーションに対して、IPexpress(tm)GUIツールによってHDLを生成します。多くの恩恵の中には以下が含まれます
    • インターフェイス数や幅、速度などの要件に基づいて、最も適切なインターフェイス型を選択
    • 複雑なインターフェイスを人手でコード化することによる誤りを避ける
    • DQSグルーピング構造の使用を大幅に簡便化にすることにより、ピン配置作業を支援
      
  • LatticeECP3 EAデバイスのサポートを機能アップしました。特に汎用DDRインターフェイス用に持つ追加機能を使用できます。
  • 汎用DDRインターフェイスの静的タイミング解析機能をアップしました。汎用DDR内のクロックドメイン間タイミングを自動的に解析する、新しいタイミング・ルールチェック・セクションが組み込まれました。ユーザはこの解析のためにタイミング制約を明示的に加える必要がありません。
• LatticeECP3ファミリ用にアップデートされたDDRメモリ・インターフェイスのサポート
  • IPexpress GUIツールによるDDRメモリインターフェイス用HDL生成機能をアップしました。これにより独自のDDRメモリインターフェイスのために完全なI/O特有の回路をそのまま組み込むことができます。設計者はDDR1/DDR2 DRAMインターフェイスのコントローラ論理の設計に注力することができます。
• ispLEVER 7.2SP2に対して改良されたQOR(Quality of Results)
  • 改良された配線性に加えて、大きくて、しかも配線の密集するデザインに対して従来より処理時間が30%短縮されました。
• IPexpress
  • 汎用DDRとDDRメモリインターフェイス生成のための多数の機能拡張に加えて、IPexpressは他のモジュールへの改善も含んでいます。PCSモジュールの機能アップでは、PCSブロックを起点とするクロックに関して自動的にタイミング解析をします(ユーザがこれらにFREQUENCY制約を設定する必要がない)
• ispLeverDSP MATLAB/Simulink
  • (Windowsバージョンのみ)ラティスのCICコムフィルタIPコアが新たにispLeverDSPブロックセットに対応しました。詳述に関してはDSP Guide for FPGAsを参照してください。
  • The Mathworks(r) MATLAB/Simulink R2009aの対応を追加
• ispVMシステム
  • ispVMシステム・ソフトウェアがバージョン17.6にアップされました。新機能と機能拡張には以下を含みます:
  • コマンド "ダウンロードケーブルの接続をモニタ（Monitor Download Cable Connection）" をOptionsメニューに追加。このコマンドをイネーブルすると、ソフトウェアはダウンロードケーブルの接続状況をチェックして、ケーブルが外されているか、またはボードの電源がオフのときにそれを示します。
  • ラティスFTDI USB2ダウンロードケーブルのサポートを追加しました。このケーブルを用いるためには、FTDI Windows USBドライバをインストールしなければなりません。ispVMシステムのヘルプ "Installing/Uninstalling Parallel Port Driver and USB Driver" （パラレルポート・ドライバ、またはUSBドライバのインストール/アンインストール）を参照してください。
  • 自動ケーブル検出を改善しました。コンピュータに接続されたすべてのケーブルを表示するためにAuto Detectを用いることができ、次にそのリストからの1つを選択することができます。詳しい情報はispVM SystemヘルプでUsing Auto Detectionを参照してください。
• LatticeMico32ソリューションの機能拡張(WindowsとLinuxバージョンのみ)
  • 新コンポーネントのデュアルポート・オンチップ・メモリコントローラ
  • C/C++の"printf"をエミュレートする新しいUART機能
  • リード/ライト対応の新しいSPIフラッシュ・コントローラ(リードオンリ対応のSPIフラッシュROMを置き換え)
  • Tri-Speed MAC (TSMAC) IPをより高いシステム・スループットを可能にするためにアップグレード。デュアルWISHBONEスレーブポート、およびRX/TX FIFOのバーストリード/ライト対応
  • ソフトウェア性能の改善のためにLatticeMico32 GNUコンパイラをバージョン4.3.0にアップグレード
  • LatticeECP2をターゲットとするチュートリアルをアップデート
• ispLEVER Starter版へのSynplify Proの追加
  • ispLEVER Starter v8.0以前に付属する論理合成ツールはSynplifyでしたが、最新版ではSynplify Proになりました。ispLEVER Starterの将来のリリースでは、Synplifyは対応しない予定ですので、現SynplifyユーザはSynplify Proに移行することを強く奨励します。

Synplify Pro for Lattice

ispLEVER 8.0には、ラティス版Synplify Pro リリースC-2009.03L-1が含まれています。これにはベータ機能として "コンパイルポイント"が LatticeEC/ECP, ECP2/M, ECP3, MachXO, LatticeSC/M, XPおよびXP2対応として提供されています。近い将来のインクリメンタル論理合成サポートに備えてユーザに試行する機会を提供する意図から組み込まれました。より詳細についてはSynplify Proのリリースノート、或いはユーザガイドをご参照下さい。

ラティス版Synplify Proのその他の主要機能は以下の通りです。

• HDLアナリスト；自動的にRTL回路図を生成します。設計の解析とクロスプロービングの目的に使用します。
• VHDLとVerilog混在 の論理合成対応
• 自動リタイミング (レジスタと組み合わせ回路間のバランスを取る) による性能向上
• ゲーテッドクロックや回路生成クロックの変換 でASIC用に記述されたRTLをFPGAに効率よく対応
• Windows、UNIXおよびLinux プラットフォームに対応

Aldec社Active-HDL Lattice Edition

ispLEVER 8.0はバージョン8.2のAldec社Active-HDL Lattice Edition (LE)を含みます。

重要な機能としては以下があります；

• 混在言語シミュレーションに対応(VHDLとVerilog、或いは SystemVerilogとVerilog)
• 波形からのテストベンチ生成
• デザインフロー・マネージャ
• ワークスペースとデザイン・アーカイブ
• Synplicityが暗号化したIPのシミュレーション(VHDL and Verilog)
• SystemVerilog IEEE 1800デザイン
• メモリビューア

より詳細の情報はispLEVER ヘルプに含まれるAldec-HDL LE Tutorialを参照してください。

旧リリースの概要