シミュレーションと解析

Aldec社のActive-HDL

Active-HDL Lattice EditionはWindows用のispLEVERとispLEVER PROに共に含まれています。Active-HDL Lattice Web EditionはispLEVER StarterとClassic、および PAC-Designerに提供されているオプションのダウンロードモジュールです。この高速で包括的、かつ機能の豊富なシミュレーション環境は多くの強力なツールと機能を含んでいます。2つのバージョンの比較が以下の表に記載されています。

Active-HDL バージョン

	Lattice Edition (ispLEVERとispLEVER PRO)	Lattice Web Edition (ispLEVER StarterとClassic, および PAC-Designer)
プロジェクト管理
単一デザインに対応
ラティスデバイス用デザインフローマネージャ
ワークスペースとデザインのアーカイブ
設計エントリー
HDLとテキストエディタ
テンプレートと自動コンプリート対応の言語アシスタント
コンフィグレーション支援のハイアラーキービューア
Macro, Tcl/Tk, Perlスクリプト対応
ラティスライブラリ	ispLEVER ispLEVER PRO	ispLEVER Starter ispLEVER Classic PAC-Designer
コード生成ツール
波形からのテストベンチ生成
シミュレーションと検証
VHDL IEEE 1987, 1993, 2002		Note 1
Verilog HDL IEEE 1995, 2001と2005		Note 1
SystemVerilog IEEE 1800 (Design)
単一言語対応
混在言語対応(VHDLとVerilog、又はSystemVerilogとVerilog)
暗号化IP対応(VHDL、Verilog)
Value Change Dump対応(VCDとExtended VCD)
バッチモード・シミュレーション/リグレッション
デバッグと解析
コード実行トレース
先進のブレークポイント管理
標準波形エディタとリストビューア(AWF)
メモリビューア
注1: HDL制限はウォータマーク入り3万行と、なし5千行のRTL行数、又はインスタンスがウォータマーク入り2000、なし500まで。"ウォータマーク(watermarked)" アイテムはコンパイル済みラティス設計コンテンツ。