ispLEVER

ispLEVERはラティスの最新プログラマブル・ロジック製品の完全な設計環境です。プロジェクト管理やIPの集積、設計プランニング、配置配線、インシステム・ロジック解析等を含む全ての設計作業用途の強力なツール一式を含みます。

ispLEVERはWindows、UNIX、もしくはLinuxのプラットフォーム用に提供されていますが、現行ユーザのサポートのみです。新規ユーザはLattice Diamond有償版をラティス販売代理店やオンラインでご購入ください。

ispLEVERとLattice DiamondはラティスのパートナであるSynopsys®社（論理合成）およびAldec®社（論理シミュレーション）の業界をリードするサードパーティツール [EN]を含みます。

ispLEVER 8.2

ispLEVER 8.2が現在、既存のispLEVERユーザはご利用いただけます。新規のお客様はLattice Diamondをご使用ください。

ispLEVER（Windows版、Linux版）は業界をリードするSynposys社のVHDL/Verilog論理合成ツールSynplify Pro®を統合しており、HDL Analystとよぶ強力なVerilog/VHDLビューア・デバッグ用ツールをご利用頂けます。

ispLEVER（Windows版）はまたAldec社の高性能論理タイミング/機能シミュレータActive-HDL Lattice Editionを統合していますので、迅速にシミュレーション結果が得られ、またHDL言語の混在にも対応できます。

プラットフォーム・サポート:
Windows版: 2000 / XP / Vista (32-bit)
Linux版: Red Hat Enterprise v3, v4,および v5; Novell SUSE Enterprise v10

デバイス・サポート:
MachXO2を除くラティスのプログラマブル・ロジック全ファミリ

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ispLEVERの主要な機能 

プロジェクト管理

プロジェクト・ナビゲータ（Project Navigator）はispLEVERでのプロジェクト管理インターフェイスです。このインターフェイスからispLEVERツールの全てにアクセスできます。現在のターゲット・デバイスを含むプロジェクトファイル一式が、スクリーンの左側に階層形式で表示されます。これらのプロジェクトファイルに関連するタスクはスクリーンの右側に表示されます。他のオプションのウィンドウはリビジョン管理情報とログファイルを表示します。デザインを完了させるのは簡単で、実行したいタスクをダブルクリックするだけです。ispLEVERが必要な処理を全て行います。

FPGA用のブロック・モジュラー・デザイン（Block Modular Design: BMD）フローは、大きいデザインが、より管理しやすいブロックに区切ることができます。個別のチームが並列して開発できます。次に、個々のブロックの配置配線指定とタイミング特性を保持したまま、最終的なデザインとしてブロックを再び統合できます。BMD関連の機能はLatticeEC、LatticeECP、LatticeXP FPGA、およびMachXO各デバイスで互換性があります。

ispLEVERにはリビジョン管理システム（Revision Control System）が組み込まれており、前のデザインの状態を失うことなくデザインで異なる設定を試みる手助けとなります。あるリビジョンから別に切り替えるにはシングルクリックするだけです。リビジョン名はお望み通りにリネームできます。また、使用したくない場合はリビジョン管理システムをオフにすることができます。

設計エントリ

ispLEVERではHDLや回路図による設計作業の完了のために、簡単で強力なツールで支援します。デザインが複数の位置にあるファイルよりなるとか、複数のソースから生成されている、或いは複数のフォーマットで構成されているとしても、ispLEVERはすべてを統合して設計が進められます。

IPexpressは機能モジュールや参照デザイン、およびラティスのプログラマブル製品用に最適化されたIPへのインターフェイスです。IPexpressは、これらの機能をユーザデザインにパラメータ設定して、スムーズに統合することを手助けすることによって、設計プロセスを迅速にします。ラティスIPコアにはPCIバスコントローラやDDRメモリコントローラ、イーサネットMAC、DSP機能など多数あり、最もよく採用されている業界の標準的機能の殆どをカバーしています。IPコアに関する詳細な情報はこちらをクリックしてください。

ispLEVERはVHDLとVerilog HDL、EDIF、およびラティスの制約キーワードなどをハイライトする機能に対応する直感的なHDLテキストエディタを含んでいます。また、デフォルトとしてユーザの好みのエディタを設定できます。

ispLEVERの回路図エディタ（Schematic Editor）は、HDLブロックやゲートレベル接続図のブロック図を使用するグラフィカルな形式によるプログラマブル論理の設計を、すべてのデバイスファミリで対応します。

最後に、ispLEVERはラティスのプログラマブル・テクノロジで使用するために最適化された、多数のDSP機能ブロックを含んでいます。これらのブロックは、MATLAB/Simulink DSP設計環境で使用するためのものです(別途MathWorks社より入手可能）。MathWorks社製品の詳しい情報に関しては、そのウェブサイトをご確認ください。

HDL論理合成

ラティスはispLEVERフローの標準機能として、業界の最良のHDL論理合成ツールを提供することを方針としています。リソース使用率を最適化し、そして結果品質（quality of results）を向上させるために、ラティスは主要な論理合成ツールベンダと継続的にかつ緊密に作業をしており、ラティスのプログラマブル製品の最大の可能性を確実に実感することでしょう。

ラティス版Synplify Pro論理合成ツールは高性能で洗練された論理合成エンジンであり、高速動作で高効率なFPGAデザインを実現します。簡易なユーザインターフェイスと強力な論理合成エンジンが組み合わされ、最適な結果を迅速に得ることができます。ラティス版Synplify ProはispLEVERとispLEVER Classicに共に含まれています。

ABEL-HDLは論理式や真理値表、およびステートダイヤグラム、またはこれら3つの組み合わせによるデジタル設計について記述する、階層的理論記述言語です。ABEL-HDLコンパイラはデバイスフィッタ用に設計論理を最適化して、BLIF形式の出力を生成します。プログラマブル・ロジック設計が未経験の設計技術者にとって、ABEL-HDLは好適です。ispLEVER ABEL-HDLコンパイラは、以下のデバイスファミリに対応します: ispMACH 4000Z, ispMACH4000V/B/C, ispMACH 4A5, ispGAL, GAL

先進の実装ツール

ispLEVERには、設計の実装時にユーザが求め、あるいは必要とするコントロール機能を実現するために十分なツール群がすべて含まれています。これらツールのすべてがオプションです。必要であれば、ispLEVERに最適な配置配線を決定させることもできます。しかし、設計実装に関して特別な要件があるとか、または詳細なコントロールの必要がある場合、ispLEVERにはユーザが必要とする先進的ツールがあります。

ispLEVERデザインプランナ（Design Planner）は、あらゆる観点から設計の実装を管理する手助けとなります。デザインプランナから、実装上の種々詳細なコントロールを与えるツールを起動できます。これらツールの詳細は以下でさらに説明します。

ispLEVERデザインプランナは、タイミング制約（周波数・周期、I/Oタイミング）を定義し、I/Oタイプを割り当て、グローバル属性を設定し、PLL仕様を定義する、等々のために柔軟なインターフェイス（Spreadsheet view）を持っています。すべての設計制約（プリファレンス）は集中データベース・ファイルに格納され、設計プロセスの任意のポイントでファイルにアクセスして修正ができます。

やはりispLEVERデザインプランナからアクセスできるパッケージビュー（Package View）は、I/O配置をドラッグアンド・ドロップで実行し、特定のI/Oのタイプを設定し、目視によりデバイスのピンがどう定義されるかを確認できます。ピン割り当ての情報は、他のアプリケーションで使用するために.csvレポート形式にエクスポートできます。

ispLEVERデザインプランナにはpre-/post-PARフロアプランナがあります。単一の制御GUIウィンドウから、グループやエリアに設計エレメントをアサインし、またデバイスリソースを物理的に配置したり操作したりし、さらに詳細なタイミング解析をしてレポートさせるなど、各種ツールを連携して起動（クロスファンクション）できます。これらツールのいずれかで変更を行っても、他のツールに反映されますので、デザイン実装の指定が複数の経路で実行できます。

The EPICデバイスエディタ（Device Editor）により、デザインの物理的な実装への緊密なアクセスができます。PARプロセスの後に、配線経路や物理エレメントのプログラミング、およびI/Oバッファの設定のような物理的な詳細を調べたり、または直接編集したりでき、究極の制御手法を与えます。

シミュレーションと解析

ispLEVERにはデザインプロセスの幾つかのポイントでシミュレーションし、解析し、そして最適化するためのツール群が統合されています。

Active-HDL Lattice Edition iはWindows版ispLEVERとispLEVER ClassicにPAC-Designerと共に含まれています。この高速で包括的、かつ機能の豊富なシミュレーション環境は、多くの強力なツールと機能よりなります。

同時スイッチング出力（Simultaneous Switching Output；SSO）は、多くの出力ドライバが同時にスイッチングすることで引き起こされる雑音を表します。ラティスはSSOアナライザ（Analyzer）と呼ぶ新しいツールを発明しましたが、これはプリント回路基板で望ましくない雑音とグランドバウンスを最小にするために、ユーザが出力スイッチング特性を解析して、I/Oピン配置を最適化することを可能にしました。結果はナビゲート可能なHTMLレポート形式で表示され、デザインプランナのグラフィカルなパッケージビューにアノテートされます。

ispLEVERパワーカリキュレータ（Power Calculator）は動作環境を反映したな電力モデルや、グラフィカルな電力表示、および有用な種々レポートを含みます。熱抵抗オプションはヒートシンクや気流、およびプリント回路基板の複雑さを含む実環境の熱条件をモデル化しますが、一方で動作温度プロファイルについてグラフィカルにレポートします。.

パフォーマンス・アナリスト（Performance Analyst）は静的タイミング解析ツールが生成する、ワーストケースの信号遅延を含むグラフィカルな表計算形式のレポートです。クリティカルパスの速度を確認して、性能のボトルネックを特定するために、このデータを元にフィルター処理できます。

インシステム・ロジック解析

ispLEVERに含まれるRevealでは、システムボード上の実デバイスにおける内部動作をリアルタイムでロジック解析できます。

RevealはispLEVERに含まれる次世代インシステム・ロジック解析ツールです。Revealは組み込みロジックデバッグ用に、信号セントリック・モデルを採用しています。即ち、ユーザは最初にRevealインサータ（Inserter）で観測したい信号を定義します。インサータは必要な観測が可能になるように、適切な接続とリソースをデザインに加えます。そしてスクリーンショットで示すようなRevealロジックアナライザで、インシステム解析を実行できます。複雑、かつマルチイベントのトリガよりなるシーケンスを指定できる機能が、システムレベルの設計デバッグを、よりスムーズにかつより迅速にします。