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 ラティスはispLEVERフローの標準機能として業界で最良のHDL論理合成ツールを提供する方針です。ラティスはリソース使用率の最適化とQOS（結果品質）を継続的に改善し、またユーザがラティスのプログラマブル製品の最大の潜在的能力を確かに実感できるように、論理合成をリードする開発者らと共に密接に作業しています。
ispLEVERツールに含まれる論理合成ツールに関するより詳細は、以下の各項目をクリックしてください。
Synplify Pro for Lattice ～ Synplicity社の論理合成ツール
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 Synplify Pro for Lattice 論理合成ツールは高性能で、精巧な論理合成エンジンで、高速にかつ高効率なFPGAデザインをもたらします。平易なユーザインターフェイスと強力な論理合成エンジンが組み合わされて、迅速に最適な結果を得ます。
Synplify Pro for LatticeはispLEVERとClassicに含まれています。
主要機能
- Behavior Extracting Synthesis Technology (BEST) ：伝統的なツールが必要とする処理時間に対して極く短時間で、グローバルに最適化されたデザインを生成
- 包括的な言語コンパイラ：広範なVerilogとVHDL言語構造に対応
- SCOPE 制約エディタ：スプレッドシート形式で論理合成と配置配線のための設計制約を入力
- 統合されたモジュール生成：演算/データパス機能の高性能でエリア効率の良い実装を提供
- メモリの自動推論：テクノロジ非依存のRTLソースコードを処理
- 統合されたHDLソースコード・エディタ：言語を識別する文法チェッカ付き
- レジスタ・バランシングの自動実行：パイプライン化乗算器やROMの性能を改善
- カスタマイズされたマッピング・ソフトウェア：各FPGAデバイスファミリ毎にターゲットデバイスとテクノロジに依存しない最適化実装を確実に実行HDL Analystはデザイン解析とRTLソースコードのクロス・プロービングのために、自動的にRTL回路図を作成
- HDL Analyst：デザイン解析とRTLソースコードのクロス・プロービングのために、自動的にRTL回路図を作成
- VerilogとVHDLの混在言語に対応
- 自動利タイミング：（レジスタ間の組み合わせ論理のバランスをとること）で性能改善
- ゲーテッドクロックやローカルに生成されたクロックを自動で変換：ASIC用に記述されたRTLをFPGAに効率的に実装
CPLDおよびSPLD用ABEL-HDLコンパイラ
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ABEL-HDLは階層的なロジック記述言語で、論理式や真理値表、ステートダイアグラム、或いはこれらを組み合わせてデジタル設計を記述します。ABEL-HDL Compilerは、ラティスデバイス・フィッタのために設計論理を最適化して、BLIF形式で出力します。ABEL-HDLは、プログラマブル・ロジックの設計を始める設計者に理想的です。ispLEVERのABEL-HDL Compilerは、以下のデバイスファミリに対応します。
ispMACH 4000Z, ispMACH4000V/B/C, ispMACH 4A5, ispGAL, および GAL
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デバイスライブラリ
| 上記論理合成ツールの異なるバージョンも持っている場合のために、ispLEVERは各オペレーティングシステム用にデバイスライブラリを含んでいます。 |
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アカウント・インフォ
