HDL 論理合成

Synplify Pro for Lattice 論理合成ツールは高性能で、精巧な論理合成エンジンで、高速にかつ高効率なFPGAデザインをもたらします。平易なユーザインターフェイスと強力な論理合成エンジンが組み合わされて、迅速に最適な結果を得ます。
Synplify Pro for LatticeはispLEVERとispLEVER PRO両方に含まれています。Synplify for LatticeはispLEVER StarterとClassicと共に含まれています。以下の表はこれらのツールの違いについて説明しています。

HDL 論理合成ツール

	Synplify Pro for Lattice (ispLEVER および ispLEVER PRO)	Synplify for Lattice (ispLEVER Starter および Classic)
Behavior Extracting Synthesis Technology (BEST) ：伝統的なツールが必要とする処理時間に対して極く短時間で、グローバルに最適化されたデザインを生成
包括的な Language Compiler ：広範囲なVerilogとVHDL言語構造に対応
SCOPE コンストレイント・エディタ： スプレッドシート形式で論理合成と配置配線のための設計制約を入力
統合されたモジュール生成 ： 演算/データパス機能の高性能でエリア効率の良い実装を提供
自動RAM推論： テクノロジ非依存のRTLソースコードを処理
統合されたHDLソースコード・エディタ： 言語を識別する文法チェッカ付き
レジスタ・バランシングを自動実行：パイプライン化乗算器やROMの性能を改善
カスタマイズされたマッピング・ソフトウェア： 各FPGAデバイスファミリ毎にターゲットデバイスとテクノロジに依存しない最適化実装を確実に実行HDL Analystはデザイン解析とRTLソースコードのクロス・プロービングのために、自動的にRTL回路図を作成
HDL Analyst： デザイン解析とRTLソースコードのクロス・プロービングのために、自動的にRTL回路図を作成。
VerilogとVHDLの混在言語に対応
自動リタイミング (レジスタ間の組み合わせ論理のバランスをとること)で性能改善
ゲーテッドクロックやローカルに生成されたクロックを自動で変換： ASIC用に記述されたRTLをFPGAに効率的に実装