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ラティスはispLEVERフローの標準機能として業界で最良のHDL論理合成ツールを提供する方針です。ラティスはリソース使用率の最適化とQOS(結果品質)を継続的に改善し、またユーザがラティスのプログラマブル製品の最大の潜在的能力を確かに実感できるように、論理合成をリードする開発者らと共に密接に作業しています。
ispLEVERツールに含まれる論理合成ツールに関するより詳細は、以下の各項目をクリックしてください。.
Synplify Pro for Lattice - Synplicityの論理合成ツール
CPLDおよびSPLD用ABEL-HDL Compiler
| ABEL-HDLは階層的なロジック記述言語で、論理式や真理値表、ステートダイアグラム、或いはこれらを組み合わせてデジタル設計を記述します。ABEL-HDL Compilerは、ラティスデバイス・フィッタのために設計論理を最適化して、BLIF形式で出力します。ABEL-HDLは、プログラマブル・ロジックの設計を始める設計者に理想的です。ispLEVERのABEL-HDL Compilerは、以下のデバイスファミリに対応します: ispMACH 4000Z, ispMACH4000V/B/C, ispMACH 4A5, ispGAL, および GAL |
デバイスライブラリ
| 上記論理合成ツールの異なるバージョンも持っている場合のために、ispLEVERは各オペレーティングシステム用にデバイスライブラリを含んでいます。 |
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