Lattice Diamondの新機能と特長

Lattice Diamondにおける設計プロジェクトは、よりロバストなプロジェクト構成と機能性を提供することで、デザインの推敲を可能にする機能が一段と強化されました。Diamondは設計の推敲、使いやすさ、改善されたデザインフロー、および多数の拡張機能を加えたことを特徴とする、現行ispLEVERの次世代版です。新しい機能と拡張機能の組み合わせによって、ユーザは従来よりも迅速かつ容易に設計を完了し、そしてより良い結果を得ることが可能になります。各バージョンで導入された機能については本ページ後半に示すLattice Diamondのバージョン更新情報セクションをご参照ください。

デザインの推敲を容易化

プロジェクト / インプリメンテーション / ストラテジ

Diamondにおける設計プロジェクトは、よりロバストなプロジェクト構成と機能性を提供することで、デザインの推敲を可能にする機能が格段に強化されました。Diamondのプロジェクトでは、以下のような主要な改善が含まれています。

• Verilog、VHDL、EDIF、およびスケマティックの各ソースを混在可能
• 単一プロジェクト内に "インプリメンテーション" として、デザインの複数バージョンを定義することが可能となり、設計の推敲が容易化
• インプリメンテーションの「レシピ」に相当する "ストラテジ" をプロジェクト内で定義し、またはプロジェクト間で共有することが可能
• 制約設定やタイミング解析、電力計算、そしてハードウェア・デバッグなどためのファイルを管理して、選択することが可能
• 様々なオプション設定を探ることで最も良い結果を得るように、ランマネージャ・ビューで複数のインプリメンテーションを並列処理する設定が可能。ランマネージャでは、プロジェクトにおけるインプリメンテーションを選択して、結果が比較できます。また、マルチコア・プロセッサのシステムでは、幾つのコアを使用するかを設定できますので、システムへの負荷を管理できます。

HDLコードチェッカでデザインを解析

統合されているHDLコードチェック機能で、論理合成の前にデザインを解析することによって、時間を節約できます。"Generate Hierarchy" をクリックすると、HDLダイヤグラム（Diagram）、ハイアラーキ（Hierarchy）、モジュール（Module）、およびディクショナリ（Dictionary）の各ビューが表示され、設計を解析する手助けとなります。さらに、設計に対して多くのBKM （Best Known Methods）ルールチェックを実行することができます。

結果推敲の論理合成オプション

Lattice Diamondは全FPGAファミリ用にSynopsys社のSynplify Proを統合しています。さらに、MachXO2とMachXOデバイスファミリ用に最良の結果を得るために使用できる、新しいラティス論理合成エンジン（LSE）も含まれています。LSEはラティスFPGAの内部アーキテクチャ焦点を合わせて開発された、数年にわたる開発の成果です。LSEはVerilogとVHDL言語の両方に対応し、SDCフォーマットが制約を与えるために使用されます。これはLattice Diamondデザイン・ソフトウェアに組み込まれており、対応するデバイスファミリが選択された場合、論理合成ツールの選択オプションになります。

 

使いやすさに一貫性

新世代ツールのユーザインターフェイス

Diamondのユーザインターフェイスは、より良い使いやすさを維持しながらも、最先端の機能とカスタム化機能を兼ね備えています。Diamondのすべてのツールが "View" としてオープンし、Diamondの共通ユーザインターフェイスとして統合されました。或る一つのツールでの動作に習熟するに従って、その知識を他のツールにも適用できるようになります。Diamondユーザインターフェイスの主要なエレメントとしては以下が含まれます。

• すべてのビューで共通のメニューとボタンの位置
• ツールとプロジェクト、および出力のためのユーザインターフェイスには3つのメインセクション
  • ツールビュー・ウィンドウ枠は取り外したり取り込んだり、またアレンジしたり分割したり、並べてツールビューを表示することができます
  • プロジェクトビュー・ウィンドウ枠は、ファイルリストやプロセスビューなどとしてビューを取り外し、取り込み、そしてアレンジすることができます
  • 出力ビューウィンドウ枠は出力やエラー、ウォーニング、そしてTCLコンソールなどのビューを取り外し、取り込み、そしてアレンジすることができます
• プロジェクトのオープン、ispLEVERプロジェクトのインポート、オンラインヘルプ、およびソフトウェアアップデートに直接リンクするスタートページ
• レポートビューには、実装ツール群からのすべてのレポートを表示する機能を集約

ECOエディタとプログラマ（Programmer）により、通常よく使用する機能を迅速化

ECOエディタは、I/O（sysIO）設定やPLLパラメータ、或いはメモリ初期化など、頻繁に使用されるネットリストの編集機能を、EPICなどフル機能を持ったエディタを使用することなく、迅速に行うことができます。リリース1.3のプログラマでは、DiamondのGUIから単一または複数のFPGAを高速にプログラムすることができます。より短時間に処理を実行することが、これらツールの目的です。

 

より効率的なデザインフロー

より容易で、より迅速なタイミング解析

新しいタイミング解析（Timing Analysis）ビューは、タイミング情報を閲覧するための、使いやすいグラフィカル環境です。制約をクリックして、直ちに表示されるタイミングパス、詳細パス、およびパスのスケマティック・ビューを参照してください。満たさない制約については赤で表示するなど、視覚的に判別が容易で、設計に直ちにフィードバックできます。タイミング解析ビューにおける主要な新しい利点の一つは、クロックジッタを含むタイミング制約が変更されたときに、迅速に更新される解析機能です。もはや、Trace（タイミング解析）レポートを再取得するためにデザインを再実装する必要はありません。代わりに、タイミング制約を変更して、タイミング解析の"アップデート"をクリックすると、解析レポート処理が直接実行されます。

論理シミュレータへの容易なデザインのエクスポート

Diamondのシミュレーション・ウィザード（Simulation Wizard）は、複数ファイルよりなるテストベンチの対応を含み、論理シミュレータ用にデザインを容易にエクスポートします。シミュレーション・ウィザードは、デザインを指定したフォーマットで論理シミュレータ用に出力するために必要な、すべての手順をガイドします。シミュレーション・ウィザードは、まさに必要とするものを得るための容易な方法です。

Tclによるスクリプティング

Diamondソフトウェアには、デザインフローをスクリプト処理するための、新しい機能が加えられています。Diamond特有のTCLコマンド・ディクショナリが、プロジェクトやネットリスト、HDLコードチェック、電力計算、そしてハードウェア・デバッガの挿入と解析用に用意されています。Diamond環境のTCLコンソールに加えて、独立したTCLコンソール・アプリケーションで、スクリプトを単独で実行できます。Lattice Diamond 1.2リリース以降では、Tcl 8.5に対応しています。

 

その他の改善

拡張OSサポート

DiamondはWindows7を含むWindowsとLinuxに共に対応します。また、DiamondのLinux版は新しいRPMベースのインストーラを備えています。

• Windows XP, Windows Vista (32bit), Windows 7 (32bitアプリ、32 & 64bit OS)
• Linux RHEL 4, 5; Novell SUSE 10

スプレッドシート・ビュー

ispLEVERのデザインプランナ（Design Planner）では、いくつかの機能が別々のツールとして組み込まれていました。これらの機能は、Diamondでは個別のビューとなり、他のDiamondビューとシームレスに動作します。主要なコンポーネントはスプレッドシート・ビュー（Spreadsheet View）です。このビューでは、ピン割り当てやクロックリソース割り当て、グローバル制約、そしてタイミング制約やその他などの設計制約を入力して、確認することができます。スプレッドシート・ビューでは、他のいくつかのビューとのクロスプロービング機能があり、また複数の制約ファイルを管理するためのファイルリスト（File List）ビューと連携します。スプレッドシート・ビューはまた、MachXO2やLatticeECP3デバイスをターゲットにする場合でパッケージを移行する際の非互換ピンを表示します。

パッケージビュー

パッケージビュー（Package View）では、グラフィカルに信号をピンに割当てることが容易にできます。また、パッケージビューには、出力の同時スイッチングで引き起こされるノイズをチェックするSSOノイズ解析の、グラフ表示機能があります。パッケージビューはスプレッドシート・ビューやフロアプラン・ビュー（Floorplan View）、および他を含むいくつかのビューにクロスプロービングできます。

フロアプラン・ビュー、フィジカルビュー、ネットリストビュー、NCDビュー、デバイスビュー

Diamondには設計とデバイスタスクのために、いくつかの抽象化機能があります。フロアプラン・ビューには配置に関する制約を表示し、また編集する機能があります。フィジカルビュー（Physical View）では、タイミングに関する問題のより詳細な理解のために、物理的な配線とパスの詳細を読み取り専用として表示します。ネットリストビュー（Netlist View）では、制約を設定するために設計内のポートやインスタンス、およびネットの閲覧ができ、パッケージビューなどの他のビューへドラッグ・アンド・ドロップできます。NCDビューでは、SLICEやPIO、そしてIOLOGICや他のエレメントなど、物理的なコンポーネントの詳細な使い方に関する情報へのアクセスができます。デバイスビュー（Device View）では、デバイスに特有のリソースを閲覧する機能や、他のビューにクロスプローブすることができます。これらのビューを一緒に用いることで、デザインの実装を解析して、そして制約を与えるために必要な情報を得ることができます。

Revealハードウェア・デバッガ

Revealハードウェア・デバッガ（Hardware Debugger）は、リアルタイムの解析のために、組み込みロジックアナライザのデバッグ用ハードウェアを容易に挿入することができる、"信号セントリックな（signal-centric）" モデルを用いています。Revealは、実行時にダイナミックに変更できる、複数イベント・トリガを用いる機能を特徴とします。Diamondでの新しい点は、波形表示における測定イベントのために、複数のカーソルとラバー・バンディングがある、より能率的になったRevealアナライザ（Analyzer）モジュールです。またリリース1.3では、サイズの大きいトレースデータをダウンロードしたり、複雑なトリガ設定を従来にないくらい高速に実行できます。

パワーカリキュレータ

パワーカリキュレータ（Power Calculator）は、電力見積もりや計算結果の表示、そしてグラフィカルな電力表示とレポートを提供するために、データに基づいた高精度なデータモデルを用いています。ヒートシンクや気流、およびボードの複雑さを含む実環境の熱的条件をモデル化するために、熱抵抗オプションを用いることができます。パワーカリキュレータのデータに基づくアプローチは、特に低消費電力設計アプリケーションでターゲットにする特定の消費電力が決まっているときなど、非常に正確な電力見積もり・計算結果が得られ、高い信頼性を与えます。

IPexpress

IPexpressはラティスの（アーキテクチャ）モジュールリストと、ラティスデバイスのために最適化されたIPへのインターフェイスを提供します。IPexpressではモジュール容易な生成が可能で、ラティスのIPサーバに直接アクセスして新しいIPを入手することができます。さらにDiamondには、各モジュールやIP用のリファレンスファイル（reference file）をインポートする機能があり、モジュールやIPを再生成した際に、設計に変更を容易に取り込むことができます。

Synopsys社Synplify® Pro for Lattice論理合成ツール

Lattice Diamondは大規模設計を管理して、ラティスFPGAのために最適化されたベストフィットと性能を引き出すための手助けとなる様々なツールと機能を持つ、業界トップの論理合成ソリューションであるSynopsys社のSynplify Pro for Latticeを含んでいます。また、Synplify Pro for LatticeにはHDLアナリスト（Analyst）があります。これはデザインの解析や、RTLソースコードとのクロスプロービング用に、RTLのスケマティック（回路図）を自動的に出力します。その他の先進の機能としては、VHDLとVerilogが混在した論理合成の対応や、性能改善のための "コンパイル・ポイント" や自動リタイミング（レジスタ間の組み合わせ論理段数をバランスさせる機能）などがあります。そして、ASIC用にRTL記述されたゲーテッドクロックやローカルに生成されたクロックを、FPGAに効率的に実装するため自動変換など、があります。論理合成結果をアノテートしたハイアラーキ・ビュー（Hierarchy View、階層表示）は、各レベルの階層で用いられるエレメントに関するリソース使用率情報を示します。

Aldec社Active-HDL® 論理シミュレータ

Lattice Diamond有償版ライセンスには、Aldec社からの包括的で機能の豊富なシミュレーション環境Active-HDL Lattice Edition IIが含まれています。Active-HDL Lattice Edition IIは、VHDLとVerilogの混在言語シミュレーションに対応し、また、言語アシスタント（Language Assistant）やコード実行トレース（Code Execution Tracing）、アドバンスト・ブレークポイント管理（Advanced Breakpoint Management）、そしてメモリビューア（Memory Viewing）など、先進の検証・デバッグ機能を多数備えています。Lattice Diamond無償版ライセンスには、同等な機能の多くに対応しつつ、より少ないシステムメモリで動作するActive-HDL Web Edition IIを含んでいます。Aldec社Active-HDL Lattice Edition IIとActive-HDL Web Edition IIはWindowsプラットホームのみに対応します。

 

Lattice Diamond のバージョン更新情報

Lattice Diamond 1.4

• Lattice Diamond 1.4ソフトウェアでは、全MachXO2デバイスに対する実シリコンのキャラクタライズに基づいたタイミングおよび消費電力データがファイナルとして、最終量産パッケージおよびビットストリーム・データと共に更新されました。
  • LCMXO2-2000UのWLCSP（ウェハーレベル・チップ・スケール・パッケージ）を除き、SSO（同時スイッチング出力）データも全パッケージでファイナルになりました。
  • LCMXO2デバイスにターゲットにしたQoR（結果の品質）は、バージョン1.3で得られるものと同等です。
• より迅速にタイミングクロージャを達成するために、「Stop Once Timing is Met」（タイミングミート時に処理を停止）オプションが新たにPARストラテジ設定として加わりました。これにより最大数のシードをマルチPAR処理などで試行した後か、或いは最前試行のシードでタイミング・スコアがゼロになるかのいずれかで処理が終了します。
• LSEユーザは新しいLattice Design Constraintsグラフィカルエディタにより、Synopsys Design Compiler（SDC）論理合成制約の生成と編集ができます。このエディタは、デザインのクロックとポート、およびネットの名前を自動的に抽出して表示し、またリアルタイムで構文・文法チェックを行います。これはLSEでも使用することができるSDCファイルを生成します。
• 本リリースと共に、新しいDiamond Deploymentツールをお届けします。これはユーザのプログラミング方法に従って必要とされる形式で、適切なデバイス・プログラミング・ファイルを生成するための直感的なウィザード・アプローチを用いています。Diamond DeploymentツールはDiamond環境のアクセサリとして利用できるスタンドアロン・ツールです。
• Lattice Diamond 1.4では、ランマネージャ（Run Manager）で実行しているマルチPARジョブのいずれにおいても、シード毎に一時停止や停止、そして再開することができます。結果はCSVファイルとして書き出すことができ、また複数のインプリメンテーション実行レポートを比較して、デザインの容易に最良の実装結果を決定することができます。
• ランマネージャ（Run Manager）を用いて、同時に実行することができるインプリメンテーションとマルチPARプロセスの最大数とを制御することができます。並列処理はマルチコアCPUの単一コンピュータにのみ対応します。複数のコンピュータにわたる並列処理は、現在対応していません。
• Lattice Diamondは、パッケージとボードレイアウトを維持したまま、同一デバイスファミリ内で、そのデザインを例えば低コストデバイスにパッケージ・マイグレーションする支援をします。この機能は、Lattice Diamondソフトウェアが対応するラティスの全デバイスファミリに拡張されました。ピン・マイグレーション情報は、非互換なピンなどとしてパッケージビュー（Package View）およびスプレッドシートビュー（Spreadsheet View）で提供されます。また、ピンレイアウト・ファイルにこのピン・マイグレーション情報をエクスポートすることができます。
• Lattice Diamond 1.4ソフトウェアは、論理合成やマッピング段階などで、デザイン階層の各レベルで使用されたリソースが、階層構造で表示されます。したがって、（レジスタなど）論理的なリソースと（スライスの）物理的なエレメントの両方でデバイスリソースを表示することができます。本機能は、ターゲットデバイス用にデザインを最適化するために、デザインのどの部分が余分なデバイスリソースを用いているかを迅速に把握する一助となります。また、他のツールで解析することができるように、テキストもしくはCSVファイルにこの情報をエクスポートすることができます。
• 本リリースでは、ピン割り当てDRC（Design Rule Check）エンジンがLatticeECP3とMachXO2、およびLatticeSCデバイスファミリのために再設計され、リアルタイムかつオンデマンドでピン割り当てとコンフィグレーションのDRCを行います。またユーザフレンドリーなレポートが、ピン使用法に問題を特定して修正することを手助けします。
• スプレッドシートビュー（Spreadsheet View）のポート / ピンアサイメント（Port or Pin Assignments）タブに、無制限にカスタムカラムを追加挿入することができます。ポートまたはピン単位でこれらのカラムにコメント記入し、またドキュメント化のために用いることができます。ドラッグアンドドロップ形式でコラムの順序を変えることができます。情報はピンレイアウト（Pin Layout）ファイルにエクスポートするか、またはインポートすることができます。これはLPFファイルに含はまれず、また処理にも影響しません。
• 本リリースのRevealでは、トークンマネージャ（Token Manager）はRevealインサータ（Inserter）からRevealアナライザ（Analyzer）に移動しました。これによって、デバッグコアを再挿入してプロセスリストをリセットすることなしに、トークンを変更できます。しかしながら、アナライザを実行する前にトークンを定義することはできません。
• Synopsys Synplify Pro for Lattice論理合成ツールは、2011年9月にリリースされたバージョンF-2011.09Lにアップデートされました。
• Aldec社Active HDL Lattice Edition IIがバージョン8.3SP1にアップデートされました。

Lattice Diamond 1.3.1

• Lattice Diamond 1.3.1はLattice Diamond 1.3のアップデートです。本アップデートのインストール前に、Lattice Diamondバージョン1.3をインストールしてください。
• LatticeECP3-17デバイス用の10x10mm、0.5mmピッチの328csBGAワイヤボンド・パッケージが加わりました。 インダストリアルとコマーシャル両グレードに対応します。
• Revealについて以下の3点が改良されました。
  • 場合によっては、TUを3つ用いて、かつトリガ表記（Trigger Expression、TE）の最大シーケンス深さ（Max Sequence Depth）が4に設定されると、波形出力が正しくありませんでした
  • 場合によっては、LatticeECP3で分散DP RAMを用いるとき、Revealはエラーメッセージ「circuit has too large data_width」（回路のデータ幅が大きすぎます）として失敗する問題がありました
  • インサータ（Inserter）GUIが時々「Catch unknown exception」（未知の例外を捕捉）と報告していました

Lattice Diamond 1.3

• Lattice Diamond 1.3ソフトウェアはMachXO2 LCMXO2-1200とLCMXO2-1200Uデバイスの更新されたタイミングと電力解析用デバイス情報と共に、実シリコンのキャラクタライズに基づく、最終量産パッケージ、ビットストリーム、およびSSO解析データを含んでいます。
• これらの変更と、論理合成やマッピング、およびPAR実装エンジンへの継続的な改善により、LCMXO2デバイスをターゲットにしたほとんどのデザインについてFmaxが5%から15%改善しました。
• Lattice Diamond 1.3では、LCMXO2-2000U用として非常に大量生産でコスト重視のアプリケーションに求められるウェハーレベル・パッケージの対応を加えています。
• Lattice Diamond 1.3ソフトウェアは、総合的なデバイス使用率の最適化という点からどのようにデザインを構造化するべきか、に関する決定が早くできるように、論理合成後にデザイン階層の各レベルについてリソース使用率をレポートします。
• デザインの静的タイミング解析（STA）を実行する際に、設計者はデザインのクロックにユーザ定義のクロックジッタを加えることができます。ユーザは、既存のTrace（タイミング解析）制約への拡張としてクロックジッタ量を制御して、Traceレポートとタイミング解析ビューの両方で解析結果を確認します。
• ソフトウェアには、現状のパッケージとボードレイアウトを維持しながら、低コスト（小規模）デバイスへのデザイン移行を手助けするための機能があります。この機能はMachXO2とLatticeECP3デバイスに対応しています。ユーザはパッケージビュー（Package View）とスプレッドシート・ビュー（Spreadsheet View）において、それぞれ非互換のピン情報を得られます。また、ピンレイアウト（Pin Layout）ファイルにこのピンマイグレーション情報をエクスポートすることができます。
• プロジェクトは、現在、複雑な複数のファイルからなるテストベンチに対応し、論理合成と論理シミュレーションに異なるものを用いる場合などのように、同一のデザインブロックに対して複数のデザイン表記を許容することができます。
  どのファイルがシミュレーションに設定されて、そしてシミュレータにどの正しいオプションを渡すべきかを、シミュレーション・ウィザードが自動的に決定できます。
• 論理合成設計制約フローは、バックエンド制約ファイルと類似して、複数のファイルを管理することができます。
  Revealアナライザを用いて、大量のトレースデータをダウンロードし、また複雑なトリガセットアップを以前よりも10倍以上高速に構成することができます。
• Diamond Programmerで、ユーザはケーブルのセットアップやボードをスキャン、或いはデバイスを直接プログラミングするなどの、最も一般的なステップをispVMよりはるかに容易な方法でDiamond内から操作することができます。
• ユーザは直接ランマネージャ（Run Manager）においてアクティブなするインプリメンテーションを選択することができます。また、そのデザインに対して最良の配置となるインプリメンテーションに焦点を合わせることができるように、実行されたマルチPAR（配置配線）のどれをその後の設計フローで用いるかの制御します。
• Lattice Diamond 1.3は現在、プラットホーム・マネージャデバイスをサポートします。
• ユーザはパッケージピン配置に関する情報を管理し、記録して、エクスポートすることができます。これにより、早期にピン割り当てサインオフ（承認）の準備やPCB設計者とデザインのピン配置情報を交換する、あるいはサードパーティ・ツールとのピン割り当てサインオフやドキュメント化に用いることができます。
  ユーザはデバイスのパッケージピン情報をDiamondから得ることができます。

Lattice Diamond 1.2

• MachXO2ユーザはオープンソースEclipseのバージョン1.2を基にしたLatticeMico™システムを用いて、オープンソースの8ビット・コントローラコアであるLatticeMico8™ベースの完全なシステムを生成することができます。
• Lattice Diamond 1.2では、超多ピンI/OのMachXO2や、低コストが極めて重要な用途で必要とされるウェハーレベル・パッケージへの対応を加えました。
• Lattice Diamond 1.2ソフトウェアでは、MachXO2 PLDファミリのLCMXO2-1200とLCMXO2-1200U両デバイスに対するキャラクタライズ後の電力とタイミング、およびSSO解析の各データに基づく更新を含みます。
• Revealハードウェアデバッガは、これらMachXO2の実デバイスで機能検証されています。
• Lattice Diamond 1.2リリースでは、ユーザが各プロセスのサブステップ後にレポートをチェックするために、自動で生成するようにフローの設定ができます。
• パワーカリキュレータが機能アップされ、VCDファイルからアクティビティ係数（AF）を生成し、またトップレベルポートだけではなく、内部信号も扱います。VCDファイルはゲートレベルの必要があり、またデザインと合致しなければなりません。
• ECOエディタは、規模がMachXO2-640とそれ以上のデバイスのユーザフラッシュメモリ（UFM）初期化に対応します。
• またEBRと分散メモリの初期化機能は、初期化設定について指定するためのダイアログボックス"Update Initial Memory"を含むように機能アップされました。
• I/O SSO（同時スイッチング出力）解析で、ユーザインターフェイスを簡素化し、また混乱を回避するために、プロセスビューの配置配線（Place & Route）ステージから除外して、スプレッドシート・ビュー（Spreadsheet View）とパッケージビュー（Package View）を介して利用するようになりました。
• ロジックブロック・ビュー（Logic Block View）は個別のビューとして、それ自体の縦ツールバーでオープンします。
• フロアプラン・ビュー（Floorplan View）やフィジカルビュー（Physical View）、またはNCDビューで、コンポーネントから1つ以上のロジックブロック・ビューをオープンできます。
• 定義済みレイアウト。一般的に実行するデザインタスクのために、4つの定義済みレイアウトがWindowメニューから利用できます。すなわちRTL解析（Analyze RTL）、プリファレンス（設計制約）入力（Enter Preferences）、プロジェクト管理（Manage Project）、およびタイミング解析（Timing Analysis）です。
• レポートビューには "階層構造を生成（Generate Hierarchy）" と "BKMチェックを実行（Run BKM Check）" レポートが含まれます。これらのレポートで、より詳細な情報の提供が容易になります。これまで、こうした情報は出力ビューだけで利用できました。
• IPexpress™は、既存モジュールに対する多くの改善を含んでいます。
• ispVM®システムソフトウェアが18.0にバージョンアップされました。
• Synopsys® Synplify Pro® for Lattice論理合成ツールは、2010年12月にリリースされたバージョンE-2010.09-SP2にアップデートされました。
• Lattice Diamond 1.2リリースはTcl 8.5に対応します。
  

Lattice Diamond 1.1

• MachXO2デバイスファミリの初期サポート
• MachXO2/MachXOデバイスファミリ対応のラティス論理合成エンジン（LSE）の導入。LSEはラティスFPGAの内部アーキテクチャ焦点を合わせて開発された、数年にわたる開発の成果です。LSEはVerilogとVHDL言語の両方に対応し、SDCフォーマットが制約を与えるために使用されます。これはLattice Diamondデザイン・ソフトウェアに組み込まれており、対応するデバイスファミリが選択された場合、論理合成ツールの選択オプションになります。
• LatticeECP3ファミリのタイミングと電力、およびSSOノイズの最終データ
• LSE対応とUpdate Compile Point Timingのためのストラテジ（strategy）オプションを追加
• フロアプランビュー（Floorplan View）に新しい"Display Congestion"（混雑度表示）コマンドを追加。これはPLCコンポーネントやサイトの配線混雑度合いを表示します。
• パワーカリキュレータにMachXO2低消費電力アーキテクチャのために加えられた新機能を含み、電力オプション・コントローラと組み込み機能ブロック（EFB）用のページを追加
• スプレッドシート・ビュー（Spreadsheet View）にBLOCK制約のための機能拡張を含む
• ソースエディタにVHDLやVerilog HDLファイルの編集に用いるためのSDCテンプレートを提供
• タイミング解析ビュー（Timing Analysis View）で、パス遅延の計算、およびデフォルトスピード・グレード設定の変更についての性能改善
• IPexpress™ で既存モジュールに対して多数の改善を含み、また特にMachXO2のための新しいモジュールを追加
• ispVM® Systemソフトウェアはバージョン17.9にアップグレード
• Synopsys® Synplify Pro® for Lattice論理合成ツールのアップデート
• Aldec® Active-HDL™ Lattice Editionシミュレータのアップデート
   

Lattice Diamond 1.0

新規ソフトウェアの導入。以下の点に関する新機能の導入で、従前のソフトウェア設計環境上でのソフトウェア機能や使いやすさを大幅に増大させます。

• デザインの推敲
  
  • Diamondにおける設計プロジェクトは、よりロバストなプロジェクト構成と機能性を提供することで、デザインの推敲を可能にする機能が格段に強化されました。Diamondのプロジェクトでは、以下のような主要な改善が含まれています
    • Verilog、VHDL、EDIF、およびスケマティックの各ソースを混在可能
    • インプリメンテーション（Implementation）は単一プロジェクト内にデザインの複数バージョンを持つことが可能
    • インプリメンテーションの「レシピ」に相当する"ストラテジ"を、プロジェクト内で定義し、またはプロジェクト間で共有することが可能
    • 制約設定やタイミング解析、電力計算、そしてハードウェア・デバッグなどためのファイルを管理して、選択することが可能
  • 様々なオプション設定を探ることで最も良い結果を得るように、ランマネージャ・ビューで複数のインプリメンテーションを並列処理する設定が可能
  • 新たに統合されたHDLコードチェック機能で、論理合成の前にデザインを解析することによって、時間を節約
• 使いやすさに一貫性
  
  • Diamondのユーザインターフェイスは、より良い使いやすさを維持しながらも、最先端の機能とカスタム化機能を兼ね備えています。Diamondのすべてのツールが"Views"としてオープンでき、Diamondの共通ユーザインターフェイスとして統合され、また個別のウィンドーとして独立することもできます。一つのツールビューについて操作を一度理解すると、これを他のビューにも適用することができます。スタートページ（Start Page）やレポート（Reports）ビューのような新機能は、容易な情報へのアクセスを可能にします。
  • ECOエディタは、一般的に使用されているネットリスト編集機能に対して、sysIO設定やPLLパラメータ、またメモリ初期化などに迅速なアクセスができます。プログラマ（Programmer）では、ハードウェア・コンフィギュレーションがispVMでセットアップされた後、FPGAを高速にプログラムすることができます。より迅速に作業を完了することがこれらのツールの目的です。
• より効率的なデザインフロー
  
  • 新しいタイミング解析（Timing Analysis）ビューは、タイミング情報を閲覧するための、使いやすいグラフィカル環境を与えます。タイミング解析ビューにおける主要な新しい利点の一つは、タイミング制約が変更されたときに、迅速に更新される解析機能です。もはや、Trace（タイミング解析）レポートを再取得するためにデザインを再実装する必要はありません。
  • Diamondは新しいシミュレーション・ウィザード（Simulation Wizard）を通して、シミュレータに対してデザインの容易なエクスポートを行います。
  • Diamondソフトウェアには、デザインフローをスクリプト処理するための、新しい機能が加えられています。Diamondに特定のTCLコマンド・ディクショナリが、プロジェクト、ネットリスト、HDLコードチェック、電力計算、ハードウェアデバッガ挿入、およびその解析用に用意されています。