ラティスセミコンダクターが業界初
90nm不揮発型FPGA製品ファミリ発表

― 新世代は集積度倍増、高性能、低パワー、向上した不揮発性を備え、
機能的には価格を半減 －

ラティスセミコンダクター（米国NASDAQ：LSCC）は本日、第3世代不揮発型FPGAであるLatticeXP2™ファミリのリリースを発表しました。LatticeXP2ファミリは最大ロジック容量を40Kルックアップテーブル（LUT）に倍増、性能を25%向上、専用DSPブロックを搭載して、機能的には最大50%の価格低下となりました。1.2Vプロセス技術で消費電力を最適化し、スタティックパワー消費を33%削減しました。業界最先端の不揮発型FPGAテクノロジを採用し、ファンダリパートナーの富士通と共同開発した90nm組み込みフラッシュプロセスで、ラティスの前世代不揮発型製品と同様に、LatticeXP2デバイスは"インスタント・オン"機能と縮小基板面積の利点を継承し、設計セキュリティ機能、RAMバックアップ及びライブアップデート機能を更に向上しました。

この新製品発表は、2年前の前世代130nm LatticeXPÔファミリのリリースに続くもので、ラティスの不揮発型FPGA領域に対する決意を証明するものです。不揮発型プログラマブル・ロジックの分野における20年以上の経験で、ラティスは新プロセスの出現毎に、不揮発ソルーションゆえの価格増の削減を実現してきました。今後更に多くのユーザが不揮発型製品の利点を利用することとなります。

ラティスセミコンダクター・マーケティング担当副社長スタン・コペックは次のように語ります。「FPGA設計者はラティスの前世代LatticeXPフラッシュ・ベースFPGAファミリを熱く受け入れ、世界中で数多くの設計に採用されました。我々の成功に対しある競合他社が不揮発型の流れに便乗してきたことを嬉しく思います。しかし、ハイブリッドで、複数ダイの製品で、不揮発型FPGAの利点をすべて備えていません。LatticeXP2不揮発型FPGAが備える多くの改善点は、我々の「さらなるベスト」哲学を反映しており、それはLatticeXPを利用された設計者の方々との継続したやりとりの結果です。これらの機能向上と低価格で、LatticeXP2は、不揮発型FPGAテクノロジの利用を拡大し、FPGAマーケットの重要分野の成長を加速します」

LatticeXP2デバイスファミリ

LatticeXP2ファミリは5種類の製品があり、5K～40Kの 4入力ルックアップテーブル（LUT）の集積範囲です。組み込みブロックメモリは18Kビット・デュアル・ポート・ブロックで最大885Kビットを備えています。小規模スクラッチパッド・メモリ用に、LUTを小さな分散メモリブロックに変換できます。ますます普及するDSPアプリケーションのサポートに対し、最大12個のsysDSPÔブロックに高性能パイプライン化された乗算及び累積機能をハードワイヤで提供します。デバイスは最大4個のPLLを搭載しており、設計者は設計の要求するクロックの調整と合成ができます。

今日システム設計者にとり電力消費は大きな問題となっています。ラティスは低電力消費とすべく、LatticeXP2ファミリを1.2Vコア電圧で設計しました。さらに、回路設計の調整でスタティック電力をロジックファンクションに関し約33%低減しました。LatticeXP2ファミリの最大集積度デバイスが前世代製品の20K LUTから40K LUTに倍増したにもかかわらず、LatticeXP2ファミリ製品の最大デバイスでのスタティック電力消費の増加はわずか34%です。

このファミリのI/O本数は86～540 です。柔軟なI/Oバッファは、LVCMOS、SSTL、HSTL及びLVDSなど、普及しているI/O標準をサポートします。これらのバッファは作り込みI/Oロジックがサポートされダブル・データ・レート（DDR）とソースシンクロナス標準の実装を簡素化します。この組み合わせで、DDRメモリインターフェイスは400Mbps、高性能ADC/DACは最速750Mbps、7:1 LVDSディスプレイ・インターフェイスは600Mbps超の速度をサポートします。LatticeXP2は基板面積を節約するチップスケール・ボール・グリッド・アレイ（csBGA）パッケージ、薄型及び標準ファインピッチ・ボール・グリッド・アレイ（ftBGA、fpBGA）パッケージ、及び普及しているTQFP、PQFPオプションで出荷されます。

flexiFlashアーキテクチャ

デバイス構成格納用に、LatticeXP2 FPGAにはフラッシュメモリブロックが組み込まれ、ラティスはflexiFlash™アーキテクチャと呼ぶ真正単一チップソルーションを提供します。電源投入時もしくはユーザ・コマンドで、フラッシュメモリに格納されたデータがデバイスのコンフィグを制御するSRAMセルに転送されます。このデータ転送は大規模な並列処理で行われ、デバイスロジックは約1mS（千分の一秒）で動作可能となります。これは同一基板上で別々に構成されたり、同一パッケージ内で重ねて構成されたりする方法に比べ、システム内で他のデバイスよりもいち早く立ち上がり、外部ブートPROMを利用するSRAMベースのFPGAよりも遥かに速いものです。このインスタント・オン機能はパワーアップ・シーケンス、アドレス・デコーディングやリセットロジックなど、多くのシステム機能にとって重要です。

構成用ビットストリームをオンチップに搭載することで、LatticeXP2は、複数デバイスや複数チップ・モジュール・ソルーションよりも優れた機密性を先天的に備えています。コンフィギュレーション・リードバック・プロテクション・モードで、機密性をさらに向上しました。64ビットの消去/プログラム・キー（鍵）で、偶発的あるいは無許可のデバイス書込みを防御します。無許可の書き込みに対しワンタイム・プログラミング（OTP）モードで最終的な保護を行います。デバイスに書き込むプログラミングデータ保護に、128ビットAES暗号化のオプションの使用も可能です。

デバイスは最大885KbitsのFlashBAKメモリをサポートします。この独特な機能により、電源投入時に組込みブロックRAMをフラッシュメモリから初期化できます。デバイス動作中に、設計者はブロックRAMからフラッシュメモリへ更新データを格納できます。これにより、パワーオン・セルフ・テスト（POST）、マイクロプロセッサ・コードやキャリブレーションデータなどの目的にデータ格納手段を提供します。さらに、シリアルTAGメモリとして提供される0.6～3.3Kbitsのフラッシュメモリは、デバイス改版情報、ボード識別やその他のデータを格納する目的や、システム設計者が汎用メモリとして使用できます。

フィールドアップグレードに包括的ソルーション

電子機器の出荷先での更新やバグ修正をサポートする必要性が増えています。これらの更新が確実に、正確に、多くの場合、装置の運用を中断せずにできることが重要です。LatticeXP2はこれら3つの要求に対応します。出荷先での更新中に通信やシステム障害による新規コンフィギュレーション・ダウンロードが完了しなかった場合に備え、オプションの外部SPIブートメモリに"ゴールデン・コンフィギュレーション"を格納しておき、ビットストリーム・エラーが検出されると、このコンフィギュレーションからLatticeXP2が自動的にブートします。オンチップ・ユーザ定義の128ビットAES解読キー（鍵）とそれに関する回路は、プログラミングデータを暗号化し、遠隔よりデバイスに送付可能とし、プログラムの傍受と海賊行為を阻止します。同デバイスはまた、装置が動作中でもI/Oの状態を正確に制御しながら、LatticeXP2に新規コンフィギュレーションをロードできるTransFR™（トランスペアレント・フィールド再構成機能）テクノロジをサポートしています。

最新世代の設計ツール

LatticeXP2ファミリのリリースと同時に、ラティスは新世代ispLEVER®設計ツール、バージョン7.0をリリースしました（本日同時発行されたispLEVERニュースリリースをご覧ください）。LatticeXP2ファミリの設計サポートだけでなく、バージョン7.0リリースは、全Lattice FPGAファミリに対しスピードと利用率の著しい改善、消費電力計算モジュールの大きな改善、新規のReveal™設計解析ツールには業界の最先端を行くロジック解析機能で処理能力と多くの改善を備えています。ispLEVERバージョン7.0は6月末までに全ラティス登録済ソフトウェアユーザにメンテナンス・コントラクトに基づいて出荷されます。

製品入手性と価格

LatticeXP2ファミリの第一弾となる17K LUTのLatticeXP2-17は、208ピンPQFP、256ボールftBGA及び484ボールfpBGAパッケージで提供され、すでにサンプル出荷を開始しております。ラティスは本年度中に全集積度製品のサンプル出荷をする予定です。LatticeXP2-17の価格は100,000個以上の大量注文の場合で2008年出荷分に対し$12.00です。

ラティスセミコンダクター社について

ラティスセミコンダクター社は業界で最も広範囲の、フィールド・プログラマブル・ゲート・アレイ（FPGA） 、コンプレックス・プログラマブル・ロジック・デバイス（CPLD） 、 プログラマブル・ミックスト・シグナル製品 (ispPAC®) [EN] 、 及び プログラマブル・ デジタル相互接続製品(ispGDX®)を含む プログラマブル・ロジック・デバイス(PLD)を提供します。ラティスはまた、業界をリードするSERDES製品も取り揃えています。

ラティスは『さらなるベスト』を集結し、高性能、不揮発性、そして低コストFPGA製品の幅広い製品ポートフォリオで、今日のシステム設計に包括的なソリューションを提供します。

日本代表取締役：ジョン・チャールズ（John Charles）

ラティス米国本社所在地：
アメリカ合衆国オレゴン州ヒルズボロ市NEムーアコート5555番地
5555 NE Moore Court, Hillsboro, Oregon 97124, U.S.A.
TEL: (503) 268-8000
FAX: (503) 268-8037
WEB Site: http://www.latticesemi.com

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