新ラティス設計ツール
包括的新製品サポート、革新的HDL管理ツールを搭載

-- ispLEVER 6.1ツール環境は新製品のラティスECP2M及びラティスSCの90nm FPGAファミリ、ラティスMico32オープンソース・マイクロプロセッサそして革新的HDL設計管理ツールをサポート --

ラティスセミコンダクター・コーポレーション（米国NASDAQ：LSCC）は本日、同社のispLEVER® 6.1プログラマブル・ロジック設計ツール環境を発表しました。バージョン6.1は新しい設計リソースの追加や大規模のFPGA設計の管理と解析を支援する革新的なHDL Explorer™を含む設計者の生産性向上のツールを備えています。ispLEVER6.1のリリースはラティスの新FPGAであるラティスECP2M™ FPGAファミリ、32ビット・マイクロプロセッサ設計用のラティスMico32™ システムをサポートし、改善されたサードパーティの合成とシミュレーションツールを含みます。その他数多くの機能向上と合わせ、ispLEVER6.1ツール環境は非常に強力なプログラマブル・ロジック設計のソリューションです。

ラティスのマーケティング副社長であるスタン・コペックは「画期的なラティスECP2M低コストFPGAファミリに、このクラス最高のメモリとSERDES機能を搭載し、それをサポートする新しいツール環境の提供に興奮を覚えます」と語ります。また、「ラティスの新32ビット・オープンソースのラティスMico32マイクロプロセッサと、ラティスSCファミリでの新PCI ExpressハードIPソリューションを合わせると、ラティスの『更なるベスト』のFPGAソリューションがなぜ新規顧客で受け入れられているかが容易に理解できます」と続けます。

ソフトウエア及びIPソリューション担当副社長であるクリス・ファンニングは「ispLEVER6.1ツール環境は業界を牽引するタイミング・クロージャ機能を拡張し、HDL Explorerのような生産性向上機能を備えFPGA設計者が容易にかつ効率的な方法で設計を完了できるようになりました」と語ります。

パートナーが賞賛する新FPGAと設計ツール

シンプリシティ社のビジネス・デベロップメント担当副社長であるジョー・ジアネリは「マーケットを牽引するシンプリシティのSynplify Pro© ソフトウエアは、高性能のラティスSCデバイスとラティスECP2Mの拡張メモリの優位性をすべて設計者に利用可能とします」と語ります。更に「Synplify ProソフトウエアのQoR、ランタイム及び簡単な使い勝手の利点はラティスユーザに対し、このクラス最高の性能と、新FPGAの使用により製品開発時間とコストへの利点をもたらすものと考えます」と語ります。

メンター・グラフィックス社デザイン・クリエーション・シンセシス部門のゼネラル・マネージャであるサイモン・ブロックは「ラティスECP2MとラティスSCファミリの機能には驚いております。これは私共と共通のお客様に何を意味するのでしょう。
Precision® 合成とModelSim® シミュレータで、メンター・グラフィックスは FPGA設計フロー全体をサポートする、秀でた唯一のEDAサプライヤです。ラティスのispLEVER6.1ソフトウエアと一緒に使用することで今日の課題を解決しようとする設計者への強力な設計ソリューションを構築することとなります」と語ります。

先進90nmのFPGAファミリ用の設計プラットフォーム

ispLEVER6.1ツール環境は継続して業界を牽引する性能を提供します。ラティスの新90nmのラティスECP2/M高性能、低コストFPGAファミリ及びラティスSC/M超高性能システムチップFPGAファミリの設計プラットフォームです。

ラティスECP2M FPGAファミリは先にリリースされたラティスECP2™ アーキテクチャで構築されています。更に業界最速の3.125Gbps SERDES機能と専用組込みRAMリソースを低コストFPGAに搭載しています。

既にサポートされているギガビット及び10GBイーサネットMAC、DDR I/II、そしてSPI4.2ハードIPコアに加え、ispLEVER6.1は新規にPCI Express MACO™をラティスSCファミリにサポートし、作り込み高性能IPブロックで設計に要する時間とコストを軽減し、その統合を可能とします。

ラティスMico32システム：32ビット・オープンソース・マイクロプロセッサ設計用ツール

ラティスMico32システムはispLEVER6.1ツール環境に備わり、ラティスFPGAにラティスMico32ソフト・マイクロプロセッサ及び同梱の周辺コンポ-ネットを実装するのに使用します。ラティスMico32コアは32ビットのハーバード、RISCアーキテクチャのソフト・マイクロプロセッサで、オープンIPコア許諾契約により顧客は無償で入手できます。

ラティスMico32システムはEclipse C/C++開発ツール（CDT）環境を基にしています。同環境はソフトウエア構築用の業界オープンソース開発及びアプリケーション・フレームワークです。ラティスMico32システムはマイクロプロセッサ設計のソリューション一式を備える二つのツールを統合しています：

• Micoシステムビルダ（MSB）はプラットフォームの記述と、関連のHDLをハードウエア実装の為に生成します。GUIインターフェースで設計者は、周辺コンポーネントを選択してラティスMico32マイクロプロセッサへの接続や、業界標準のウイッシュボーンバスに準拠した接続の指示が容易に行えます。
• ソフトウエア・プロジェクト環境（SPE）とデバガは設計者の開発とコードのデバグを支援し、MSBで生成されたプラットフォームで実行します。プログラムのコンパイル、アセンブリ、リンク及びデバグも含みます。

HDL Explorer：言語設計用の新規かつ革新的ツール

ispLEVER6.1リリースの新規機能であるHDL Explorerツールは設計構築、検証及びドキュメント生成機能を高度にカスタマイズ可能なHDL解析環境に統合しています。HDL ExplorerツールはHDLソースを基に設計の階層構造と接続をグラフィック表示します。HDL ExplorerツールはとりわけIPの取り込み、設計の保守及び複雑なFPGAのHDL設計の見直しに便利な機能です。また、設計構造を高レベルの抽象表現で設計者が行うビジュアル化を支援し、設計の管理及びドキュメント化に要する時間を大幅に短縮します。

HDL Explorerツールは「リンティング」技術で共通の設計ルールの誤り、例えば、合成の前後の挙動が一致しなくなるような誤りを検出し、設計者が高品位のコードを作成するのを支援します。

すべてのispLEVERツールでの数多くの改善点

• メモリ・ジェネレーション・ツールはメモリの初期値化（.mem）ファイルの生成を支援します。
• バックアノテーションのアサインメント機能はispLEVERツールが行ったピンアサインとポートの属性を保持し、以降の実行にて同一結果を確保します。
• Expanded Clock Boosting機能がすべてのラティスFPGAファミリで利用できるようになりました。MachXO™クロスオーバーPLDにも利用できます。
• 新規のプロセスプロパティは、セットアップ/ホールド違反にXの生成、Verilog Hierarchy Separator、 Register Configuration、 Output Zero Frames及びSearch Pathを備えます。
• EPICデバイス・エディタの改善項目には「undo last delete」（最後の削除の取り止め）、「unroute」（配線を外す）、「find site by type」（タイプ別にサイトを探す）が含まれます。
• ispLeverDSPでVerilogとVHDL両方のコード生成が出来ます。
• 新規に16ポイントのFFT/IFFTのリファレンスデザイン（MATLAB® / Simulinkで利用しますが、MathWorks社からのものとは別に入手可能）
• EBRのメモリをベースとした乗算モジュールが、RAMリソースを利用した乗算器を具現化。
• デザイン・プランナの改善されたスプレッドシート表示は、デザインフローのすべての段階でタイミングのプリファレンス編集を可能とし、ポスト・マップ及びプリ・マップ段階でのピンアサイン編集を可能とします。
• 新規に追加されたライブラリはCPLDあるいはSPLDの回路図設計をFPGAにリターゲットするのに利用可能です。また、CPLDのシンボルを新しいFPGA設計に利用可能です。
• ispLEVER、Precision RTL合成及びSynplifyソフトウエア環境用の40以上の属性が回路図用シンボルあるいはネットの属性としてサポートされます。
• ラティスSC、ラティスSCM及びラティスECP2M FPGAに対し、ユーザは予め定義した放熱器を適用できます。放熱器は固定値でジャンクションから周囲への熱抵抗を軽減します。ユーザはジャンクション温度を、放熱器を適応しエアフロー値を変化させることで調整できます。
  

ispLEVER6.1設計ツール環境の新規機能と改善項目の一覧表はhttp://www.latticesemi.com/software に掲載されています。

業界を牽引する合成とシミュレーション

ラティスはシンプリシティ社及びメンター・グラフィックス社と密接に協業してクラス最高の合成及びシミュレーションのソリューションをispLEVER設計フローの標準機能として提供しています。ispLEVER6.1リリースはLattice8.6.2bのSynplifyへの最新更新とPrecision RTL 2006a.376更新を同梱しています。ModelSim 6.2C更新のリリースも同梱されています。

価格と入手性

ウインドウズベースのispLEVER6.1ソフトウエアはすべてのラティス・デジタル・プログラマブル・ロジック・ファミリをサポートします。そのリスト価格は業界ベスト価格の695ドルです。既に入手可能です。UNIX及びLinux版も入手可能です。

ラティスセミコンダクターについて

ラティスセミコンダクター社は業界で最も広範囲の、フィールド・プログラマブル・ゲート・アレイ（FPGA） 、コンプレックス・プログラマブル・ロジック・デバイス（CPLD） 、 プログラマブル・ミックスト・シグナル製品 (ispPAC®) [EN] 、 及び プログラマブル・ デジタル相互接続製品(ispGDX®)を含む プログラマブル・ロジック・デバイス(PLD)を提供します。ラティスはまた、業界をリードするSERDES製品も取り揃えています。

ラティスは『さらなるベスト』を集結し、高性能、不揮発性、そして低コストFPGA製品の幅広い製品ポートフォリオで、今日のシステム設計に包括的なソリューションを提供します。

日本代表取締役：ジョン・チャールズ（John Charles）

ラティス米国本社所在地：
アメリカ合衆国オレゴン州ヒルズボロ市NEムーアコート5555番地
5555 NE Moore Court, Hillsboro, Oregon 97124, U.S.A.
TEL: (503) 268-8000
FAX: (503) 268-8037
WEB Site: http://www.latticesemi.com

セーフ・ハーバー（事情変更による免責）の告知：

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L上記文中使用の当社及び他社の名称、製品名の商標について：
Lattice Semiconductor Corporation, Lattice (& design), L (& design), Extreme Performance, ispLEVER, HDL Explorer, LatticeECP2, LatticeECP2M, LatticeMico32, LatticeSC, LatticeSCM, MachXO, MACO and specific product designations are either registered trademarks or trademarks of Lattice Semiconductor Corporation or its subsidiaries in the United States and/or other countries.