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低価格90nmFPGAにSERDES初搭載のLatticeECP2M－ 低価格大量所用FPGAにコスト性能比の新標準を打ち出す新製品 －ラティスセミコンダクターコーポレーション（NASDAQ：LSCC）は本日、低価格FPGAに業界初の高速SERDES I/Oと、作り込みの物理コーディングサブレーヤ－（PCS）ブロックを搭載したLatticeECP2M™ FPGAファミリを発表しました。革新的なLatticeECP2™ 低コストアーキテクチャをベースに、 新しく LatticeECP2Mファミリが300mmウエファを用いた最新90nm CMOSテクノロジーで開発されました。従来、3Gbps超の高速組込みSERDESは相対的に高価なハイエンドFPGAにのみ搭載されていました。低価格FPGAにこの機能が組み込まれると、広い分野で急速に立ち上がりつつあるコスト重視の大量所用の市場、すなわち通信分野、コンスーマ、車載用途、ビデオ、工業機器分野などで、高性能インターフェース技術が利用可能となります。競合するSERDES搭載型FPGAの価格の約1/3に価格設定されたECP2M FPGAファミリは、低価格FPGAとハイエンドFPGAの間に存在するコスト性能比のギャップを埋めます。 LatticeECP2Mは広帯域、SERDESベースのアプリケーションをサポートする為にオンチップメモリの容量を大幅に拡大しました。LatticeECP2M組込みブロックRAMの容量は1.2Mbitから5.3Mbitで、競合の低価格アーキテクチャの400%も増加しています。LatticeECP2とLatticeECP2Mは両方とも包括的な特徴の組合せを備えています。その特徴は375MHzのDSP性能、18x18の乗算器、組込みメモリ、作り込み400Mbps DDR2メモリインターフェースのサポート、フルスピード（10Bbps+）のSPI4.2サポート、コンフィグ用ビットストリームの暗号化、及びデュアルブートコンフィグのサポートです。4本から16本の3.125Gbps SERDESが追加されたLatticeECP2M FPGAファミリは、PCI Expressやイーサネットを用いたチップ間伝送や小型フォームファクタのバックプレーン用途に低価格SERDES機能を声高く要求してきた多くの顧客への革新的な回答です。 「LatticeECP2Mファミリは低価格FPGA領域に新しい進路を描き出します。そしてラティスが製品革新面だけでなく顧客へ大きな価値を提供する力のあることを示しています。この製品は低価格FPGAの定義を変え、大量所用用途のFPGA評価のあり方を変えます」、とラティスのCEOであるスティーブ・スキャッグスは語ります。 「第一世代LatticeECPファミリでエコノミープラスのコンセプトを発表した時、お客様方はそのコンセプトを熱く受け入れました。今回、ラティスは市場に最も低価格のSERDES搭載FPGAを投入しこれまでの常識を打ち破ります。LatticeECP2Mファミリと既に発表済みの超高性能LatticeSC™ デバイスは、市場でもっとも充実した高速組込みSERDESソリューションのポートフォーリオです」、とマーケティング担当コーポレート副社長であるスタン・コペックは語ります。 LatticeECP2Mファミリは5機種あり、20K LUTから95K LUTの集積度です。同ファミリの18x18乗算器の数も増え、24から168個あります。各デバイスは2個のDLL（Delay Locked Loop）と8個のPLL（Phase Locked Loop）をタイミング制御用途に備えています。デバイスは144本から601本のI/O端子を備えた多種のファイン・ピッチBGA（fpBGA）パッケージで提供され、1.2Vの電源で動作します。
LatticeECP2MファミリはLatticeECP2ファミリの必然的な特徴のすべて、すなわち大量所用で価格重視の用途で必要とされるDSP機能を踏襲して備えています。LatticeECP2Mに搭載されたSERDESは、4チャンネルを一組としたアーキテクチャでデバイスの大きさによって1ないし4組を搭載してコスト低減、消費電力軽減（消費電力は約100mW）を工夫しています。 SERDES、高性能DSP及び低コストFPGAの組合せは、これらのシリアルプロトコールをワイヤレスベースステーション、RNC、DSLAM及びその他のラストマイルアグリゲーション装置に組込む、エッジ及びアクセス系システムのメーカには「トリプル・プレー」（電話・放送・データ通信の3つの通信機能を1つの回線で提供するサービス形態）テクノロジーを可能とし、魅力的です。大容量記憶装置、高速サーバー、医療イメージ及び工業用機器システムの設計者は低コストの信号処理に関心があり、LatticeECP2Mファミリのユニークな特徴の組合せは利点となります。
最適化ロジックと配線ファブリック： ロジックブロックと配線は今日の高性能FPGA設計に向けに最適化され、分散メモリ（12.5%のLUTに備わる）とレジスタ（75%のLUTに備わる）をサポートします。 作り込み840MbpsパラレルI/O： FPGA側に高性能パラレルI/Oインターフェースを必要とするDDRメモリやその他類似の標準のサポート用に備わっています。DDRのMUX/DE-MUX、高精度遅延及び速度変換ロジックを利用して、作り込みDDR2（400Mbps）や、その他のソースシンクロナス（クロック併走）インターフェース、最速840Mbpsで動作するSPI4.2やADC/DACインターフェースなどを実現できます。 フル機能のsysDSP™ブロック： 組込みのsysDSPブロックは乗算器、累算器、加算及びパイプライン機能を実現できます。デバイスは最速63,000MMAC（1秒に63,000百万回の乗累算）のDSP機能を実現可能です。 容易なフィールドでのロジック更新機能： バグ修正、標準仕様の変更及び新規機能やサービス追加などの対応に、フィールドでのFPGAロジックの更新がFPGA設計に要求され、その数は増えています。ECP2Mはデュアルブート（業界標準のSPI PROMに2つかそれ以上のコンフィグを用意し、そこからFPGAを構成する機能）のサポートと、フィールドでの更新を単純化するトランスペアレント・フィールド・リコンフィグレーション（TransFR™）I/Oを備えています。TransFR I/O機能は、FPGAに新しいコンフィグがロードされる間、I/O状態を正確に制御できるもので、構成中にI/Oをトライステートにする従来の方法から著しく向上しています。 設計機密化を向上させるビットストリームの暗号化： 増加する設計への海賊行為へ対応するために、デバイスはオンチップで不揮発のキー記憶回路と解読回路を備え、固有のユーザキーをベースに128ビットAES暗号化ビットストリームの解読を行います。
LatticeECP2Mの設計は、ラティスのispLEVERâ設計ツール環境の最新版、第6.0版SP1でサポートされます。ispLEVER設計ツールは単一のソフトウエアパッケージで、ラティスのすべてのデジタルデバイスへのアクセスが可能で、メンターグラフィクス社とシンプリシティ社の論理合成ツールも同梱しています。LatticeSCデバイスへのサポート同様に、便利なモジュールベースのGUIがSERDESの構成を大幅に簡素化します。 また主たるispLeverCORE™のIPモジュールへのアクセスは、IPexpress™デザインフローを経由して簡単にアクセス出来るようになっています。IPexpressでサポートされる機能としてPCI Express、SGMII、DDR1、DDR2メモリコントローラそしてSPI4.2 があります。
LatticeECP2Mファミリ第一陣のサンプルはLatticeECP2M-35で、484及び672ボールの fpBGAパッケージで10月にリリースされます。ラティスはLatticeECP2Mファミリ全製品を2007年の上半期に市場投入します。ECP2M-35製品の価格は、2007年に100,000個の 納入で約$22.95です。
ラティスセミコンダクター社は最新論理設計ソリューションとして業界で最も広範囲のフィールド・プログラマブル・ゲート・アレイ（FPGA）、フィールド・プログラマブル・システム・チップ（FPSC）、コンプレックス・プログラマブル・ロジック・デバイス（CPLD）、プログラマブル・ミックスト・シグナル製品 (ispPAC®) [EN]、 及び プログラマブル・ デジタル相互接続製品(ispGDX®)を含む高性能 プログラマブル・ロジック・デバイス(PLD)とその開発ツールの開発、設計、販売を行っています。ラティスは業界をリードするSERDES製品も提供します。ラティスは『さらなるベスト』を集結し、高性能、不揮発性、そして低コストFPGA製品の幅広い製品ポートフォリオで、今日のシステム設計に包括的なソリューションを提供します。 日本代表取締役：ジョン・チャールズ（John Charles） ラティス米国本社所在地：
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