ラティスセミコンダクター（米国NASDAQ：LSCC）は本日、高速アプリケーションに不可欠の超高性能と接続性を備えたLatticeSCTM システムチップFPGAファミリを発表しました。富士通の90nm CMOSプロセス技術と300mmウエハを使用して製造されるLatticeSC FPGAは、チップ間、チップ・メモリ間、高速シリアル、バックプレーン及びネットワークデータパス等の接続を高速化する“超高性能”を備えています。LatticeSCは同じく90nmテクノロジで開発された、第2世代低コストLatticeECP2™ファミリと共に、本日ラティスから発表されました。 [同時発表されたLatticeECP2ファミリニュースリリースをあわせてご参照ください。]
LatticeSCには3.4Gbpsデータ速度の多チャネルSERDESブロック、業界をリードする2GbpsのPURESPEED™ パラレルI/O、革新的なクロック管理構造、500MHz動作のFPGAロジック、高集積ブロックRAM及びラティス独自のMACO™（Masked Array for Cost Optimization：コスト最適化マスクアレイ）組込みストラクチャードASICブロックが搭載されています。
ラティスセミコンダクター社マーケティング担当副社長スタン・コペックはこう語ります。「LatticeSC FPGAは、業界最高性能かつ最強の機能セットのプログラマブル・ロジック製品です。ラティスの最新低コストLatticeECP2、不揮発性MachXO™ 及びLatticeXP™ 、それに LatticeSCが加わることで、業界で最強かつ厚みのあるFPGAポートフォリオが確立しました。」さらに「 LatticeSCは高速プロトコルの接続性を念頭に置き設計しました。」「PCIエクスプレス、シリアルRapidIO、イーサネット、ファイバ・チャネル、SONET/SDH、SPI4.2を含み、DDR2、QDR2及びRLDRAMなどの高性能メモリ標準も含みます。このようなレベルの革新、統合、業界標準サポートとスピードをFPGA取り込んだ例はこれまでありません」と続けます。
LatticeSC：多チャネルSERDES + flexiPCS™
ラティスFPSC（フィールド・プログラマブル・システム・チップ）は、SERDESと組込み物理コーディング・サブレイヤ（PCS）ブロックをFPGAに組み合わせた業界初のプログラマブル・デバイスとしてリリースされました。LatticeSCはこの開拓的コンセプトをさらに押し進め、それぞれが600Mbps～3.4Gbpsのデータ速度で動作する最大32本のSERDESチャネルを備えます。60インチ以上の駆動を必要とするバックプレーン・アプリケーションには、SERDESに内蔵された送信プリエンファシス機能と受信イコライザー機能を利用できます。LatticeSC SERDESは3.125Gbpsでチャンネル当り100 mWと非常に低い消費電力です。3.2Gbpsでのジッタ仕様はトータル送信ジッタが0.29 UI、トータル受信ジッタ耐性が0.8 UIです。AC/DCカップリングやハーフレートモードなど、その他のプログラマブル機能も搭載し、ユーザの設計に極めて高い柔軟性を提供します。
flexiPCSブロックは、PCIエクスプレス、1.02または2.04Gbpsファイバチャンネル、ギガビット・イーサネット（1000 BaseX）、10ギガビット・イーサネット（XAUI）、シリアルRapidIO及びSONET（STS-12/STS-12c、STS-48/STS-48c、及び10Gbps以上のTFI-5サポート）等のデータプロトコルのサポート用途に構成できます。flexiPCSブロックは、エンコード/ディコード用の組込み物理層、クロック耐性補正、CRC生成検証、及び多チャネルアライメント機能 を備え、本クラスベストのイーサネット及びPCIエクスプレスサポートを備えます。
ラティスの革新：コスト最適化マスクアレイMACO（Masked Array for Cost Optimization）
FPGAのような柔軟性はないものの、ストラクチャードASICは集積度と性能の面から普及しています。フルカスタムあるいはスタンダードセルASICと異なり、ストラクチャードASICの設計費用はカスタム化するマスク層が少なくかなり小さくなります。ラティスはLatticeSC に、最大12個のMACOブロックと呼ぶストラクチャードASICブロックを組み込みました。個々のMACOブロックは、最小限度のシリコン面積と低消費電力で、高性能を要求するIPコアの実装に約50,000ASICゲートの容量を備えています。MACOブロックはまたI/Oピン、ブロックRAM及びプログラマブル・ロジックブロックとの十分な配線接続があります。
ラティスは高速接続を必要とする広範な共通アプリケーションに適した、設計済みブロック搭載の多種類のLatticeSCを計画しています。設計済みMACOベースのIPには、PCIエクスプレス、イーサネット、SPI4.2や、高速DRAM/SRAMメモリコントローラなど、多層のプロトコルをサポートするラティスの革新的な flexiMAC™マルチプロトコル・コミュニケーション・エンジンが含まれています。ラティスはこれらの標準MACO IP機能をLatticeSCファミリ特別バージョンに予めプログラムし、Mシリーズとしてリリースする予定です。
LatticeSC PURESPEED I/O：2Gbps超高性能、優れた接続性
LatticeSC PURESPEED I/OはLVTTL、LVCMOS、SSTL、HSTL、GTL+、LVDS、LVPECL及びHypertransportを含む広範囲の差動及びシングル・エンドI/O標準をサポートします。LatticeSCのI/Oピンにはそれぞれ40ps間隔で144タップの入力遅延（INDEL）調整ブロックが含まれます。高速クロック並走I/O、PURESPEED I/Oテクノロジは、閉ループ・ピンタイミングの監視と制御に、適応入力ロジック（AIL）ブロックを備えています。この機能により、ビット単位で、適切なセットアップ/ホールド・タイムのマージンを動的に確保できます。この機能を使用すれば、設計は単一ピン上で最速2Gbpsを正確にサポートできます。
LatticeSC はまた、SDR、DDR1及びDDR2インターフェイス用に専用の速度変換ロジックを備えています。オンチップ・クロック分周器で速度変換ロジックのクロック要件をサポートし、汎用のPLL/DLLリソースの利用を軽減します。
低電力オン・ダイ・ターミネーション（ODT）によりスタブ長は最小となるため、性能が向上します。終端の動的スイッチングはDDR2メモリなどの標準をサポートするためにデバイス内で自動的に処理されます。
FPGAファブリックと組込みブロックRAM
LatticeSCは富士通90nm CMOSプロセステクノロジで製造され、最適化ロジックブロックと十分な配線、500MHz動作（例えば64ビット・アドレスデコーダ）のFPGAファブリックを備えます。アレイの基本的な論理要素はPFU（プログラマブル機能ユニット）で、ロジック、演算または分散RAM/ROM機能に構成できます。PFUは4個のスライスに分けられます。それぞれのスライスには2個の4入力SRAMルックアップ・テーブル（LUT）とレジスタが含まれます。スライスは個々に構成可能でカスケード接続でき、PFUをより大きな機能に構成できます。この製品ファミリの集積度範囲は15K~115K LUTです。
LatticeSCは500MHzで動作する1～7.8Mbitの組込みブロックRAM（EBR）を搭載しています。 各18Kb のsysMEM EBRブロックはシングルポート、真デュアルポート及び偽デュアルポートまたはFIFOメモリに構成できます。専用FIFOサポートロジックでLatticeSCはフラグ生成用にLUTや配線リソースを使用しなくともFIFOを効率よく実装できます。
Lattice SC FPGAは競合製品と異なり、階層クロッキング・リソースを搭載、PLLとDLLリソースの両方を提供し、クロック管理に妥協のないソルーションをサポートします。
低電力アプリケーション用の 1Vコア電源
LatticeSC FPGAファブリックは業界で例を見ない拡張された動作範囲の電源コアを有し、コアVcc電源として1.2Vと1Vの両方をサポートします。顧客のデザインで電力
容量に余裕のない場合、1V電源を使用すればコアFPGA消費電力を50%減少でき、ファブリック性能の低下は僅か15%です。
FreedomChipでさらなるコスト減少
大量所要アプリケーション用途に、ラティスはLatticeSCファミリのコスト低減バージョンをリリースする予定です。顧客はLatticeSCとピン互換のFreedomChip™ を使用して、LatticeSC FPGAコストを50%まで低減できます。スキャンロジックの自動挿入により、従来のストラクチャードASICで必要であったバックエンドでの設計変換を行わず、顧客のネットリストを利用して低コストのカスタムテスト済みのシリコンを生成します。ラティスFreedomChipテクノロジに関する詳細は2006年上半期に発表します。
LatticeSC FPGAのアプリケーション例
LatticeSC の最適なアプリケーションとして、マルチサービス・ネットワーキングシステムでのユニバーサル接合ブリッジが挙げられます。1個のLatticeSCで今日ネットワークで使用される様々なデータストリームをサポートできます。帯域制御（traffic shaping）は、LatticeSCのストラクチャードASICブロックに組み込まれた複数のSPI4.2コアを使って、複数の10Gネットワークプロセッサを直接接続して実現します。これらの高速ラインレートをバッファするために高速メモリ・インターフェイスが要求され、LatticeSCは最新メモリ標準を全てサポートしています。テラビット・スイッチファブリックとのインターフェイスには、LatticeSC は、シリアルRapidIO、SONET/SDH、PCIエクスプレス、イーサネット及びファイバ・チャネルなど多数のシリアル標準をサポートする最大32本のSERDESチャンネルでシステムバックプレーンをドライブできます。
設計ツールとIPサポート
LatticeSCの設計サポートはラティスispLEVER®ツール最新バージョン5.1、サービスパック2で提供します。ispLEVER設計ツールは単一のソフトウェアパッケージで、設計者にラティスの全デジタル製品へのアクセスを用意し、メンターグラフィックス社及びシンプリシティ社の論理合成ツールを同一設計環境内に統合しています。
広範囲に渡るIPコア、特に大量所要アプリケーションに適するものは、ラティスとIPパートナの両方から提供されます。IPサポートに関する情報は2006年中に順次発表されます
製品入手性と価格
LatticeSC ファミリの第一弾であるLFSC25のプロトタイプは現在入手可能です。その他のデバイスは2006年中に量産予定です。LFSC25はデバイスによって8個または16個のSERDESチャネルを搭載し、600Mbps～3.4Gbpsの速度で動作します。FPGAファブリックは 25,000個のPFU、1.9Mbit組込みブロックRAM及び6個のMACOストラクチャードASICブロックを備えています。LFSC25は900ボール・ファインピッチBGA（fpBGA）及び1020ボール・フリップチップBGAで出荷されます。
LFSC25の単価は900ボールfpBGAパッケージで、25,000個以上の大量注文の場合、2007年出荷時で$49の予定です。
ラティスセミコンダクターについて
ラティスセミコンダクター社は最新論理設計ソリューションとして業界で最も広範囲のフィールド・プログラマブル・ゲート・アレイ（FPGA）、フィールド・プログラマブル・システム・チップ（FPSC）、コンプレックス・プログラマブル・ロジック・デバイス（CPLD）、プログラマブル・ミックスト・シグナル製品(ispPAC®)、及びプログラマブル・デジタル相互接続製品(ispGDX®)を含む高性能プログラマブル・ロジック・デバイス(PLD)、とその開発ツールの開発、設計、販売を行っています。ラティスは業界をリードするSERDES製品も提供します。ラティスは「ベストだけを提供」し、最先端のシステム専門知識を具現化する革新的なプログラマブル・シリコン製品で、今日のシステム設計に包括的なソリューションを提供します。
日本代表取締役：ジョン・チャールズ（John Charles）
ラティス米国本社所在地：
アメリカ合衆国オレゴン州ヒルズボロ市NEムーアコート5555番地
5555 NE Moore Court, Hillsboro, Oregon 97124, U.S.A.
TEL: (503) 268-8000
FAX: (503) 268-8037
WEB Site: http://www.latticesemi.com
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Lattice Semiconductor Corporation, Lattice (& design), L (& design), flexiMAC, flexiPCS, FreedomChip, LatticeECP2, LatticeXP, MachXO, MACO, LatticeSC, ispGDX, ispLEVER, ispPAC, PURESPEED and specific product designations are either registered trademarks or trademarks of Lattice Semiconductor Corporation or its subsidiaries in the United States and/or other countries.
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