2010年10月
ispLEVER Classic 1.4で論理合成と電力最適化が向上新バージョンではSynopsys Synplify Proと改良されたispMACH 4000ZE CPLDフィッタを採用
ispLEVER Classic設計ツールスイートのバージョン1.4が公開されました。ispLEVER Classic設計ソフトウェアがアップグレードされて、Synopsys Synplify ProとHDL Analyst機能セットが追加され、改良されたispMACH 4000ZE CPLDフィッタによって消費電力の最適化が向上しています。
Synplify Pro HDL Analystは、高レベルのRegister Transfer Level（RTL）VerilogまたはVHDLをすばやく視覚化する手段を設計者に提供します。設計者は、グラフィカルなダイヤグラムとソースコードをクロスプローブすることで、使用するコーディングスタイルを、対象CPLDに対して最も効率的なものにすることができます。たとえば、有限状態マシン（FSM）はCPLD内に設計されることがよくあります。FSMはHDL Analystによって自動的に抽出され、遷移矢印と状態エンコードのテーブル付きで、バブルダイヤグラムとしてグラフィカルに表示されます。
ispMACH 4000ZE CPLDのダイナミック消費電力を低減するため、Classic 1.4フィッタは未使用のI/Oおよびクロックリソースに対するデバイスのパワーガード機能を自動的に有効化し、不要な内部スイッチングを防止するようになりました。ispLEVER Classic 1.4ソフトウェアは機能も改善され、好評なispMACH 4000 CPLDファミリ用の教育用資料も付属しています。4000ファミリ用の論理合成インターフェイスがアップグレードされ、最適化制御と、タイミング目標達成のためのSynplify Design Constraints（SDC）ファイルの参照手段が追加されました。ispLEVER Classicソフトウェアのオンラインヘルプが充実し、Lattice CPLDでの設計を簡単に効率よく行えるようになりました。オンラインヘルプには、ispMACH 4000のアーキテクチャ機能と消費電力見積もりのための、主要技術の"ハウツー"項目へのリンクが追加されました。新しい"汎用"回路図ライブラリマニュアルには、SPLDおよびCPLDデバイスファミリ間で相互使用可能な論理記号の説明があります。Classic 1.4設計ソフトウェアにはispVM System 17.8プログラミング環境がバンドルされています。Windows用ispLEVER ClassicはispLEVER Classicウェブページから手軽に無償でダウンロードでき、オプションでSynopsys Synplify Pro論理合成およびAldec Active-HDLシミュレータモジュールが用意されています。
ispLEVER ClassicはLattice CPLD用の設計環境であり、完成度の高いプログラマブル製品です。コンセプトから、デバイスのJEDECまたはビットストリーム・プログラミングファイル出力に至る設計プロセス全体を通じて、ラティスデバイスの特長を十分に生かすことができます。Windows用ispLEVER Classicツールスイートは、ラティスのウェブサイトから無償でダウンロードできます。ユーザはLattice Diamond設計ソフトウェアから、MachXO PLDファミリなど最新のPLDおよびFPGAにアクセスできます。ispLEVER Classicで作成された論理合成/VHDLまたは回路図/Verilog HDL設計エントリタイプ・プロジェクトは、Lattice Diamond設計ソフトウェアと上位互換性を持っています。
ダウンロード可能なバージョンのSynopsys Synplify Pro for LatticeおよびActive-HDL Lattice Web Editionが提供する、ラティスデバイスに対するツールサポートに加えて、ラティスのデバイスは完全バージョンのSynopsys Synplify ProおよびAldec Active-HDLでもサポートされています。
Windows用のispLEVER Classic 1.4は無償でダウンロードできます。Classic 1.4ソフトウェアはWindows XP/Vista/7と互換性があり、32ビットアプリケーションとして動作します。
