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 強化されたSPI4.2インターフェースは数多くのメリットを提供
ラティスの低消費電力かつ高性能の組み込みSPI4.2インターフェースは、洗練されたリンク層バッファ管理オプションを加えて強化されました。
ラティスは業界で最も低消費電力かつ高性能SPI4.2インターフェースを LatticeSCMファミリで組み込みASICコアとして提供します。LatticeSCM FPGAプラットホームは、ライセンスフリーでラティスだけの(MACO) (Masked Array for Cost Optimization)構造のストラクチャードASIC技術を使用して、複数のLatticeSCM FPGAプラットホームは、ライセンスフリーでラティスだけの SPI4.2 ハードコアIPを設計者に提供します。これらのコアは、エンドシステム製品化の時間を短縮するためにラティスによって開発され予め作り込まれた、規格準拠のIP機能で、デバイスコストと消費電力、及びPCB実装面積の劇的な削減を実現します。最近のSPI4.2インターフェースの改良は、次に挙げる特長を有するプログラマブル・バッファマネージャを設計者に提供します:
- 共有、またはチャンネルごとのバッファマネージャ
- 送受信方向に個別で最大16個の物理FIFO
- 送信帯域幅マネージャと受信チャンネルマッパ
- パラメータ化が可能なパケット・オーバーフローとパケット・エラードロップ
- "グレースフル"パケット・オーバーフロー・ドロップ
- ストア・アンド・フォーワード、およびカットスルー動作
- 送受信ごとに独立したパラメータ化が可能なバッファ深さ
- チャンネル毎のEmpty、Almost Empty、Full、及びAlmost Full各フラグ
- チャンネル毎にプログラマブルなAlmost EmptyとAlmost Full両フラグのスレッショルド
- ダイナミックなチャンネル・プロビジョニング
- プログラマブルなシーケンサベースのスケジューラ
より詳細情報は
XAUI・SPI4.2ブリッジ・ソリューションと共に SPI4.2 IPコア に関する詳細はラティスのウェブサイトでご覧になれます。
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