2010年11月
ビデオ、音声、データサービスの需要が増加したため、通信事業者はイーサネット技術を使用したIP（Internet Protocol）ベースのシステムを次々と導入しています。代表的なイーサネットベースのシステム・アーキテクチャは、10 Gbpsリンク（XAUI）の一連のラインカードに接続されたイーサネットスイッチで構成されます。設計者は、フレーマ、ラインカード及びイーサネットスイッチ上のネットワークプロセッサなど、様々なコンポーネント間のプログラマブル・ブリッジを開発するという、難題に直面しています。
代表的なラインカード
SPI4.2は普及した高速パラレル・インターフェイスで、ネットワークプロセッサ、トラフィックマネージャ、メディアアクセスコントローラ（MAC）などにおいて、10 Gbpsを超える速度で動作できます。SPI4.2は、16ビット幅パラレルLVDS送受信ソースシンクロナス・インターフェイスを採用しています。SPI4.2の仕様ではリンク当たり最大256チャネルがサポートされています。
SPI4.2とXAUIは、物理的にも、プロトコル上も大きく異なっています。そのため、SPI4.2インターフェイスをXAUIリンクに接続するにはブリッジが必要です。現在のところ、設計者は複雑なパケットフローとトラフィック管理をサポートするフルレートSPI4.2ブリッジを、主に高価なFPGAデバイス上で実現しています。これからは、LatticeECP3 FPGAとSPI4.2及びXAUI IPを使用し、自前のブリッジロジックと組み合わせることで、低消費電力で高価値のSPI4.2ソリューションを開発できます。
XAUIとSPI4.2とのブリッジ・アプリケーション
The LatticeECP3FPGAファミリを構成する5つのデバイスは、標準準拠のマルチプロトコル3.2G SERDES、DDR/DDR2/DDR3メモリインターフェイス、及び高性能でカスケード可能なDSPスライスを搭載しているため、高性能RF、ベースバンド、及び画像信号処理に最適です。LatticeECP3 FPGAには、高速1 Gbps LVDS I/O、及び最大6.8 Mbitsの組み込みメモリも搭載されています。ロジック規模は17K LUT～149K LUTで、ユーザI/Oは最大586あります。
SPI4.2 IPコアは、128ビットモードのフル256チャネル対応スタティックモードで、約4,000ルックアップテーブル（LUT）が必要です。このコアはユーザロジックと共にLatticeECP3-17デバイスからファミリ最大のメンバであるLatticeECP3-150デバイスに至る、すべてのLatticeECP3ファミリに実装できます。SPI4.2コアは最大11.2 Gbpsのインターフェイス速度で動作しながら、最大256ロジックチャネルのサポート、カレンダ、送受信ステータス、プログラマブルなバーストサイズ、DIP4エラーチェックといった、SPI4.2インターフェイス・プロトコルのすべての要件を満たします。
LatticeECP3 FPGA用のXAUI IPコアは、XAUIデバイスとXGMII（10-Gigabit Media Independent Interface）デバイスとの間のブリッジ用ソリューションを提供します。ソフトロジックによるXGXS（10Gb Ethernet Extended Sublayer）機能を実装し、FGPAに実装されたPCSおよびSERDES機能と組み合わせることで、完全なXAUI-XGMIIソリューションを提供します。LatticeECP3 XAUIデモ [EN]をダウンロードすると、XAUI機能を評価できます。
入手可能な様々なIPコアの詳細については、Lattice IP Cores and Reference Designs（ラティスIPコアと参照デザイン）ウェブページをご覧ください。LatticeECP3の評価ボードとデモのリストもあります。
