ラティスNEWS 2009年11月

ラティスが放送用ビデオ高速接続ソリューションを発売

ラティスのSMPTEアプリケーション用の豊富なプラットフォームが、SD、HD、3G-SDIのマルチレート対応という難題に、コスト効率が高く柔軟なアプローチを提供

放送スタジオ機器では、受信データのレートが事前に分かりません。その結果、このような装置の設計者は、次のような一般的な各種データレートに対して動的な「オンザフライ」サポートを求めています。

• SD-SDI（SMPTE 259M）、270Mbps
• HD-SDI（SMPTE 292M）、1.485Gbps
• 3G-SDI（SMPTE 424M）、2.97Gbps

これらの物理リンクを受信および処理する部品のすべてのピンで、これらの各レートがサポートされることが望まれます。

ラティスでは、次のようなSMPTEアプリケーション用の完結したプラットフォームを用意しています。

• ミッドレンジ、高価値のLatticeECP3 FPGA
• LatticeECP3ビデオプロトコルボード [EN]
• Tri-Rate SDI PHY IPコア [EN]およびデモ [EN]

LatticeECP3 FPGAの強力なSMPTEサポート

LatticeECP3デバイスは、オーバーサンプリングを行わずに上記のレートを同時に、動的にサポートします。ECP3SERDESはSMPTEのジッタ仕様に完全準拠しています。SERDES I/OはDC結合（外付けコンデンサ使用）により、SMPTEのパソロジカル信号をサポートすることも可能です。また、ECP3 SERDESはチャネルが独立構造になっています。このデバイスにはクロック分周器が内蔵されているため、完全に独立なSD/HD/3Gのマルチレート送信対応が実現できます。受信クロックはチャネルごとに独立し、外部とFPGA内部のクロック源を使用できるため、SD/HD/3Gの独立なマルチレート受信対応が可能になります。

最小部品点数のSMPTEソリューション

条件が、シングルレート（HD専用など）なのか、整数フレームレートのトリプルレートなのか、さらに複雑な整数フレームレートと分数(/1.001)フレームレートが混在するトリプルレートなのかに応じて、可能なクロックソリューションは多数あります。VCXO、固定周波数発振器、水晶をすべて使用できますが、これらすべてを組み合わせると、クロック数とPCB上の外付け部品点数の増加につながってしまいます。

以下の図は、LatticeECP3を使用した整数/分数トリプルレートの実装に必要な部品を、ブロックレベルで示したものです。SDと分数フレームレートHD/3Gの混在した送信を、LDRを使用して同一クワッドでサポートするには、270MHzクロック入力が必要です。ispLEVERソフトウェアに付属するIPexpressツールが、2つの必要なIPであるSERDES PCSブロックとTri-Rate SDI PHY IPコア [EN]ブロックを生成します。

LatticeECP3 FPGAを使用した代表的マルチレートクロック・ソリューション

LatticeECP3 SMPTEソリューションには次の特長があります。

• クロックソリューション全体として、低価格で仕様要件を緩和した27 MHz発振器が必要なだけです。分数フレームレートのHD/3GとSDを、同一SERDESクワッドの異なるチャネルから送信する必要がある場合は、さらに50ppmの45MHz発振器が必要です。
• SERDESのTX基準クロックを駆動する前に、（業界で一般的な）クロッククリーナが必要です。
• 75ΩのSMPTE接続をドライブ・終端するため、ケーブルドライバとイコライザを使用します。
• 厳しいジッタ仕様に適合するための、消費電力が大きく高価なインライン・リクロッカは不要です。
• 高消費電力なクロック生成ASSPが不要です。すべてのクロック生成は、PLLを使用してオンチップで行われ、低消費電力やボード面積の減少、および低コストというメリットがあります。

業界最小消費電力のSERDES対応FPGA

LatticeECP3ファミリは、富士通の省電力でコスト最適化された65nmプロセスで製造されます。消費電力をさらに抑制するため、ECP3は可変チャネル長、最適化された省電力トランジスタ、および改良された配線アルゴリズムを使用しています。その結果、ECP3ファミリは競合他社製品に比べて、はるかに低い総合電力を実現しました。
 

消費電力比較

テクノロジと測定の詳細については、ホワイトペーパー；FPGA設計における消費電力の考察（LatticeECP3）を参照してください。

LatticeECP3ビデオプロトコルボード

LatticeECP3ビデオプロトコルボード [EN]には、1156ボールfpBGAパッケージのLatticeECP3-95が搭載されています。このスタンドアロン評価ボードは、さまざまなビデオアプリケーションの開発および迅速なプロトタイプ作成のための高機能プラットフォームを提供します。

LatticeECP3 FPGAファミリには、放送用ビデオアプリケーションのための革新的な機能が内蔵されています。オンボードの75Ω BNCコネクタを使用して、SMPTE規格（SD-SDI、HD-SDI、3G-SDI）およびDVB-ASIを実装できます。I/Oピンの汎用DDRX2モードでは、Channel LinkやCamera Linkなどの7:1 LVDSビデオインターフェイスをサポートできます。HDMIなど、他のディスプレイインターフェイス用の拡張ポートも用意されています。

LatticeECP3ビデオプロトコルボード

Tri-Rate SMPTE SDIのデモ

Tri-Rate SMPTE SDIデモ [EN]は、SD/HD/3G設計例としてLatticeECP3 SERDESの能力を示すものです。この設計は、LatticeECP3ビデオプロトコルボードを使用して実装されており、パターンゼネレータ、パターンチェッカ、およびLattice Tri-Rate SDI PHY IPコアが内蔵されています。

この設計は、パススルーモードとパターンゼネレーションモードという2つの動作モードに対応しています。この2つのモードの切替と制御は、ボード上のスイッチと押しボタンで行われます。

パススルーモードでは、IPコアのレシーバによってシリアル・ビデオストリームが受信され、スクランブル解除とワードアライメントが行われます。次に、オプションのコントラスト/輝度/色相/彩度調整モジュールが、受信したパラレルビデオデータを処理します。最後に、パラレルビデオデータがIPコア・トランスミッタに送られ、データのスクランブル化、ライン番号挿入、およびCRC挿入が行われてから、そのデータが送出されます。

パターンゼネレーションモードでは、内蔵パターンゼネレータがIPコアのトランスミッタ用パターンを発生し、カラーバーまたはパソロジカル信号が送出されます。このモードでは、受信したビデオデータを内蔵パターンチェッカで比較するため、レシーバも有効になります。比較エラーはUART/RS-232ポートを通じて送出され、PCテキストファイルに記録されます。代表的アプリケーションは、テストパターンの発生と、SDIケーブルを経由したチェッカへの外部ループバックです。テストパターンは、EQU/PLLテスト用のパソロジカル・テストパターンと、非常に長いSDIケーブルを経由した単純なカラーバーパターンが可能です。

その他の情報

LatticeECP3 FPGAは、 SMPTEアプリケーション用の低消費電力で、部品点数が少なく、低コストなソリューションを提供します。詳細については、ラティスのSMPTEソリューションのウェブページをご覧ください。Lattice Tri-Rate SMPTEソリューションのデモについては、お近くのラティス販売代理店までお問い合わせください。