ラティスとEpsonがSERDESおよびビデオ用基準クロックのコストを大幅削減ispClock5400DとSG-710ECKでXAUIおよびSD-Videoのジッタ仕様に適合
ラティスセミコンダクターとEpson Corporationは、超低ノイズ、プログラマブル差動インターフェイスのispClock5400Dおよび低価格CMOS発振器SG-710ECKを使用した、SERDESおよびビデオアプリケーション用の低価格な基準クロックソリューションを発表しました。このソリューションは、従来の高価で周波数の高い差動クロック源を置き換えるものです。
SERDESおよびビデオアプリケーションでは、厳しいジッタ仕様に適合するため、高価な差動インターフェイス発振器が、150 MHzを上回る周波数で使用されます。ラティスのispClock5400Dでは低位相ノイズのオンチップPLLが使用され、Epson社のCMOSインターフェイスを持つ低周波数発振器を使用して、高いクロック周波数を発生します。ispClock5400Dデバイスのプログラマブル出力インターフェイスは、普及しているあらゆる差動インターフェイス要件に適合できます。この基準クロックを使用するLatticeECP3 FPGAは、産業用グレード温度範囲にわたって、ジッタ要件に適合するXAUIおよびSDIビデオ機能を実装できます。
ispClock5406DおよびispClock5410Dは、PCI Express、ATCA、MicroTCA、AMCなどの高性能通信およびコンピューティング・アプリケーション用に設計された、インシステム・プログラマブル差動クロック分配ICです。ispClock5400Dでは、CleanClock超低位相ノイズ、第3世代PLLが採用されています。FlexiClockの出力部は、複数のロジック規格とデュアルスキュー制御機能をサポートしています。
ispClock5400Dブロック図
各デバイスのコンフィグレーションはオンチップの不揮発性メモリに保持され、JTAGインターフェイスを通じてプログラム可能です。デバイスの一部の特性は、I2Cインターフェイスを通じて動作中に変更可能です。ispClock5400Dのアーキテクチャは、高性能、超低ジッタPLLと、プログラマブルな入力とフィードバック、および出力インターフェイス規格を中心に構成されています。各出力の時間および位相スキューは個別に、正確に制御可能で、ボードのトレース長の差や受信側デバイスのタイミング要件に応じて補正できます。また、各出力は個別に、ファンアウト・バッファ（FOB）やゼロ遅延バッファ（ZDB）の動作をコンフィグレーション可能です。
