2010年12月ラティスは、あらゆるレガシー・ホストバスとの単純なブリッジ・アプリケーションで使用するための、LatticeECP3及びLatticeECP2M FPGAファミリをベースとした、PCI Expressルートコンプレックス・ライト（Root Complex-Lite、以下RC-Lite）IPコアを発表しました。
PCI Expressの階層の中で、エンドポイントはアップストリーム・デバイスとして動作し、ダウンストリームとは通信できません。一方、ルートコンプレックス・デバイスはダウンストリームと通信可能です。ただし、全機能を持つルートコンプレックスの実装は、FPGAゲートの使用に関して非常にコストがかかります。それに対して、トランザクション層機能のサブセットを持つルートコンプレックス“ライト（軽量）”コアは、多くのブリッジ機能の実装に適しています。
上の図に示すように、ブリッジは2つの基本構成ブロックで構成されます。第1のブロックはPCI Expressルートコンプレックス（RC-Lite）IPコアで、PCI Expressエンドポイント・デバイスとのインターフェイスを行います。第2のブロックはブリッジロジックで、ローカルバス・インターフェイスやパラレル・インターフェイスを行います。LatticeECP3やLatticeECP2Mなどの低コストFPGAを使用すると、設計者は特定インターフェイスのニーズに応じて設計をカスタマイズしながら、他の機能を取り入れてコストを削減するという柔軟性が得られます。
PCI Express RC-Lite IPコア [EN]は、電気的SERDESインターフェイス、物理層、データリンク層、及びPCI Expressプロトコルスタックの最小トランザクション層から、x1またはx4ルートコンプレックス・ソリューションを提供します。このIPコアは、Lattice Diamond及びispLEVERソフトウェアに含まれるFPGAモジュール設計ツールであるIPexpressで対応します。16ビットモードのx1 RC-Lite IPコアは、約4,500のFPGAルックアップテーブル、また64ビットモードのx4 RC-Lite IPコアは、約10,500のFPGAルックアップテーブルが必要です。
IPコアのデモ用として、LatticeECP3 PCI Express Root Complex Lite x1 Naticeデモ [EN]をダウンロードできます。このデモでは、2ポート間のx1 PCI Expressリンクを模擬するSMAケーブルで接続された2枚のLatticeECP3 I/Oプロトコルボード [EN]を使用します。一方のボードがダウンストリームポート（RC）として機能し、もう一方がアップストリームポート（EP）として機能します。
詳細については、ホワイトペーパー; Implementing PCI Express Bridging Solutions in an FPGA（FPGAへのPCI Expressブリッジ・ソリューションの実装）をお読みください。デモについては、お近くのラティス担当営業までお問い合わせください。
