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2010年12月
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プラットホーム・マネージャ・デバイスで転換するボードマネージメント設計が、新しいPAC-Designer 6.0ソフトウェアで可能に新しいPAC-Designer設計ソフトウェアバージョン6.0が公開されました。この新バージョンでは、アナログ及びボード設計者が回路基板の電源管理とデジタルボード管理機能を、新たに発表されたプラットホーム・マネージャ・デバイスに統合することができます。 PAC-Designer 6.0を利用すると、設計者はシンプルで習得の容易なプッシュボタン設計手法を使用して、プラットホーム・マネージャ・デバイスのFPGA部分に設計を実装できます。3つの新しい参照デザインとIPコアも用意されています。 それと同時に、ラティスはプラットホーム・マネージャ・デバイスのデジタル部分の設計をサポートする、新しいispLEVER 8.1 SP1 Starterソフトウェアも発表しました。この機能は、プラットホーム・マネージャのFPGA部分を対象とした、より複雑な設計に使用できます。 使いやすさを考えて、PAC-Designer 6.0ソフトウェアにはプラットホーム・マネージャ・デバイス用のプライマリ・デザインエントリツールが用意されています。複雑なデジタル設計を詳細に制御するには、ispLEVER Starter 8.1 SP1ソフトウェアを使用します。このソフトウェアのダウンロードとインストール、及び実動作するプラットホーム・マネージャ設計を作成についての詳しいインストラクションについては、ラティスのウェブサイトをご覧ください。 IPコアと参照デザインラティスでは、プラットホーム・マネージャ・デバイスでよく実装される機能の実装を効率化するため、次の3つの参照デザインとIPコアを用意しています。 参照デザイン: IPコア:
入手性Windows用のPAC-Designer 6.0及びispLEVER 8.1 SP1 Starterソフトウェアは、ラティスのウェブサイトから無償でダウンロードできます。 新しいラティスのプラットホーム・マネージャ・ファミリについてTプラットホーム・マネージャ製品ファミリは、LPTM10-1247とLPTM10-12107という2つのデバイスで構成されます。LPTM10-1247デバイスは12系統までの電圧を監視し、47本のデジタルI/Oをサポートします。一方、LPTM10-12107は12系統までの電圧を監視し、107本のデジタルI/Oをサポートします。機能的には、これらのデバイスは電源管理セクションとデジタルボード管理セクションを持っています。電源管理セクションは、プログラマブル閾値で0.7%という高精度の差動入力コンパレータ・ブロック、48マクロセルCPLD、プログラマブル・ハードウェアタイマ、10ビットA/Dコンバータ、電源のトリミング及び管理用のトリムブロックで構成されます。デジタルボード管理セクションは、640LUT FPGAとプログラマブルなロジックインターフェイスI/Oで構成されます。 |