ベースバンド処理アプリケーション用の低価格Serial RapidIOソリューションSerial RapidIO（SRIO）相互接続アーキテクチャは業界標準のパケットベース相互接続技術で、NPU（Network Processing Unit）、CPU（Central Processing Unit）、およびDSP（Digital Signal Processor）間に、信頼性が高く高性能な相互接続を提供します。チップ間、ボード間、およびシステム間の通信が可能となり、その対象となっているのは無線インフラストラクチャ、バックプレーン、組み込み/産業用制御、ストレージ、および軍事/宇宙開発の各市場です。
ラティスは、Praesum Communications社からSerial RapidIO [EN] 2.1エンドポイントIPコアのライセンスを受け、コアの使用、変更、およびサブライセンスに関する全権限を取得しています。このIPコアは、1x、2x、および4xレーンのコンフィグレーション、および1.25、2.5、3.125 GBaudのシリアルデータレートをサポートしています。物理層、トランスポート層、保守トランザクション処理、およびエラー管理拡張が実装されています。このソリューションには、論理層参照設計も含まれています。
Serial RapidIO 2.1 IPコアと、各章を受賞したLatticeECP3 FPGAを組み合わせると、設計者は性能やコストを犠牲にすることなく、3G、LTE、およびWiMAX用の省電力インフラストラクチャを開発できます。
現在、Serial RapidIOは3Gおよび4G基地局における主要データプレーン相互接続になっています。次の図は、マイクロプロセッサ、ASIC、FPGA、および複数のDSPを利用して1枚の基板にまとめた、代表的ベースバンドカードを示しています。基地局のアーキテクチャでは、こうしたベースバンドカードが1つ以上使用されます。
ベースバンドカードのアーキテクチャ
上の図を見ると、システム内のデータフローには3つの主要ステップがあることがよく分かります。低価格、省電力のLatticeECP3 FPGAと、SRIO 2.1、 CPRI、SGMIIおよびギガビットイーサネットPCS [EN]などさまざまなIPコアを組み合わせて使用すると、システム設計者がシステムのコストと消費電力を容易に削減できます。
LatticeECP3 FPGAおよびラティスのIPコアポートフォリオ（Serial RapidIO 2.1、CPRI、GbE/SGMII、PCI Express、その他の各種DSP IP）は、ベースバンド処理アプリケーションにありがちな処理とブリッジの難題を解決する、総合的ソリューションの提供に役立ちます。
Serial RapidIO [EN] IPコア、またはラティスが提供する無線ソリューションの詳細については、ラティスのウェブサイトをご覧ください。
