Optical Internetworking Forumによる相互接続協定のSPI（System Packet Interface）ファミリでは、同期光ネットワークおよびイーサネット・アプリケーションで一般的に使用される、チップ間チャネル化パケットインターフェイスが規定されています。
一般的なアプリケーションとしては、次のものがあります。
SPI4は、OC-192 SONETインターフェイスをサポートするシステムで使用するよう設計されており、10ギガビットイーサネット・ベースのシステムでも使用されることがあります。ラティスのSPI4 IPコアは、最大256データチャネルを3G～12.8 Gbpsのアグリゲート・スループットでサポートし、ネットワークプロセッサをOC192フレーマ、マッパ、およびファブリック、さらにはギガビットおよび10ギガビットイーサネットMACと接続するために使用可能です。
SPI4 IPコアのブロック図
最上位レベルでは、コアがSPI4トランスミッタ（S4TX）とSPI4レシーバ（S4RX）と呼ばれる、2つのサブブロックに分かれています。S4RXおよびS4TXブロックは、それぞれが担当する方向のステータス機能とデータパス機能の両方を提供します。どちらも、一方（SPI4側）ではデバイスのプライマリI/Oへの直接インターフェイス、もう一方ではユーザロジックへのデバイス内部FIFOインターフェイスを提供します。
また、ユーザ側SPI4の“ループアラウンド・モジュール”と、オプションで使用可能なSPI4テストベンチも内蔵されています。ループアラウンド・モジュールは、受信したSPI4データをSPI4トランスミッタにループバックし、ステータスブロックをSPI4レシーバに送信します。FPGAの最上位レベルRTLテンプレート設計は、IPコアとループアラウンド・モジュールを内蔵したものが用意され、シミュレーションの検証用として変更なしに使用可能です。また、物理ハードウェアの初期デバッグ用として、“そのまま（”as-is”）“で合成および配置配線することもできます。この機能により、ユーザはSPI4相互接続を通じて自分のシステムをLattice FPGAに接続し、コアの速度と機能を容易に検証できます。
SPI4 IPコアは、ラティスのIPexpressツールを使用して作成できます。ユーザがコンフィグレーション可能なIPコアであるため、IPのコンフィグレーションと、設計に使用するネットリストおよびシミュレーションファイルの生成が可能です。このGUIベースのツールでは、設計者がさまざまなパラメータを指定してIPコアを作成できます。
ラティスのSPI4 IPコアまたは有線ソリューションの詳細については、ラティスのウェブサイトをご覧頂くか、お近くのラティス販売代理店までお問い合わせください。
