ラティスNEWS 2009年5月

最近リリースされたLatticeECP3ファミリのIPサポート

ラティスIPコアは、一般的な業界標準機能を実装する、構成可能な設計ブロックであり、ユーザが効率よく設計を行い、市場投入時間を短縮できます。IPexpressソフトウェアに含まれるispLEVERツールを使用すると、IPコアのカスタム・コンフィグレーションを作成でき、それを設計に完全に統合し、実際に購入する前にハードウェア上でテストすることもできます。

最近発表されたLatticeECP3 FPGAファミリは、マルチプロトコルの3.2G SERDESを提供し、XAUIジッタに準拠し、DDR3メモリ・インターフェイス、強力なDSP機能、高密度のオンチップメモリ、最大149KのLUTを持ち、SERDESに対応したライバルのFPGAに比べて、消費電力と価格がどちらも半分程度で済みます。次に示すIPコアがLatticeECP3ファミリをサポートし、今後より多くのIPがサポートされる予定です。

通信用 IP

• Common Public Radio Interface (CPRI)
  ラティスのCommon Public Radio Interface (CPRI) IP コアは、LatticeECP3やLatticeECP2M、そしてLatticeSC/M FPGAに集積されたSERDESおよびPCS (Physical Coding Sublayer)機能と組み合わせて、CPRI仕様の物理レイヤを実装し、IQデータを同期、制御、および管理各情報と共にインターリーブします。REC (Radio Equipment Control)およびRE (Radio Equipment)モジュールの接続に使用できます。
  
  2種類のCPRIコア・コンフィグレーションがサポートされています。基本コンフィグレーションは、リンク遅延精度に関連した一部の要件を除く、CPRI仕様の物理レイヤのサポートに必要なすべての機能を実装したものです。低遅延コンフィグレーションは基本コンフィグレーションと同等ですが、コア内のデータ転送の絶対遅延のバラつき管理機能をサポートし、厳格なCPRIリンク遅延精度要件に適合するよう、内蔵するSERDES/PCSインターフェイスが変更されています。.
  
• Tri-Speed Ethernet MAC
  ラティスのTri-Speed Ethernet Media Access Controller (TSMAC) IP コアは、ギガビット・モード(1000Mbpsデータレート)とファーストイーサネット・モード(10/100 Mbpsデータレート)のどちらで動作するようにも設定できます。ギガビット・モードとファーストイーサネット・モードのどちらで動作するかは、内部レジスタビットの設定で選択します。TSMACはホストプロセッサとIPネットワークとの間でデータを送受信します。Ethernet MACのメイン機能は、データフレームをイーサネットで転送する際に、802.3 IEEE規格で規定されたメディアアクセス・ルールに適合させることです。受信側では、Ethernet MACがフレームのさまざまなコンポーネントを取り出し、それをFIFOインターフェイスを通じて上位アプリケーションに渡します。
  
• SGMIIおよびギガビットイーサネットPHY
  ラティスのSGMII and Gb Ethernet PCS IP コア [EN]は、Cisco SGMIIとIEEE 802.3z (1000BaseX)仕様の両方のPCS機能を実装します。PCSモードはピンで選択可能です。このIPコアは、ブリッジ・アプリケーションやPHYの実装に使用されます。SGMII (Serial Gigabit Media Independent Interface)は、Cisco Systems社が規定したEthernet MAC (Media Access Controllers)およびPHYデバイス用の接続バスです
  

DSP IP

• Finite Impulse Response (FIR) フィルタ
  FIRフィルタは、フィルタのインパルス応答を使用して入力データシーケンスの畳み込みを行い、それがメモリに格納されます。ラティスのFIR Filter IP コア [EN]は、幅広いコンフィグレーションが可能なマルチチャネルFIRフィルタで、ラティスのデバイスが持つ高性能なsysDSPブロックを使用して実装されています。このIPコアは単一レート・フィルタだけでなく、各種のポリフェーズ間引きおよび補間フィルタをサポートしています。使用率とスループットのトレードオフは、フィルタの実装に使用される乗算器の数を指定することで制御できます。FIR Filter IPコアは最大256チャネルをサポートし、それぞれ最大2048タップが可能です。
• Distributed Arithmetic FIR (DA-FIR) フィルタ
  ラティスのDistributed Arithmetic Finite Impulse Response (DA-FIR) Filter Generator IP コア [EN] は、コンフィグレーションの自由度が高いマルチチャネルDA-FIRフィルタを実装し、LUT (Look Up Table)またはEBR (Embedded Block Memory)に実装されたDAアルゴリズムを使用して、フィルタ機能の実行に必要な部分積の和の計算をサポートしています。このテクニックによってLUTを非常に効率よく使用するため、乗算・累算(multiply-accumulate)ブロック(sysDSP)を他の設計ロジック用に節約可能です。
• Cascaded Integrator-Comb (CIC) フィルタ
  CIC (Cascaded Integrator-Comb)フィルタはHogenauerフィルタとも呼ばれ、デジタルシステムにおいて任意の大幅なサンプルレート変更を行うために使用されます。このフィルタは間引きまたは補間フィルタとして使用され、乗算器なしに効率よく実装可能で、加減算器のみが利用されます。CICフィルタを使用するアプリケーションとしては、ソフトウェア無線、ケーブルモデム、衛星受信装置、3G基地局、レーダシステムなどがあります。ラティスが提供する幅広いパラメータ設定可能なCIC フィルタ [EN] は、複数チャネルをサポートし、実行時にレートをプログラム可能で、微分遅延パラメータを持っています。
• Numerically Controller Oscillator (NCO) 
  NCO (Numerically Controlled Oscillators)はDDS (Direct Digital Synthesizers)とも呼ばれ、他のタイプの発振器に比べて、精度、安定度、信頼性においていくつかの利点を持っています。NCOが提供する柔軟なアーキテクチャでは容易なプログラムが可能で、たとえば周波数や位相を動作中に変更できます。NCOは、3G無線およびソフトウェア無線システム、デジタルPLL、レーダシステム、光または音響変換用ドライバ、マルチレベルFSK/PSKモジュレータ/デモジュレータで使用されるデジタル・アップ/ダウン・コンバータなど、多数の通信システムで使用されます。ラティスが提供するパラメータ設定可能なNCO IP コアは、複数のチャネルとQAM (Quadrature Amplitude Modulation)モードをサポートし、他の有用なコンフィグレーションもサポートしています。リソース使用率と性能のトレードオフは、IPコアのさまざまなパラメータを設定して調整でき、最適なSFDR (Spurious Free Dynamic Range)を得ることができます。ラティスのNCOコアは、SFDR実装用のさまざまなメモリ削減の機構とメカニズムを提供します。