2010年7月

LatticeECP3 JESD204AとNXP Semiconductors社のCGV高速コンバータとの相互接続テスト

JESD204A規格には、データコンバータとロジックデバイスと間のシリアル・インターフェイスが規定されています。JESD204仕様ではシングルレーン・リンクがサポートされていますが、JESD204A仕様は、複数のデータコンバータ・チャネルまたはレーンをサポートし、同期して結合できるよう改良されています。

NXP Semiconductors社は、高速ADCおよびDAC用のJESD204A互換ソリューションを提供する最初のサプライヤです。最近、同社はConvertisseur Grande Vitesse（CGV™）高速データコンバータ（ADC/DAC）ファミリ用として、LatticeECP3をベースにした2つの低コスト、省電力デモボードの発売を発表しました。

• 第1のデモボードでは、NXP ADC1413DとLatticeECP3デバイスが採用されています。このボードはすでに発売され、価格は299ドルです。
• 第2のデモボードでは、NXP DAC1408DとLatticeECP3デバイスが採用されています。このボードは2010年9月中に発売予定で、価格は299ドルです。

ボードの詳細については、NXP社にお問い合わせください。

NXP CGV高速データコンバータ

NXP CGV高速データコンバータは、JESD204A規格に完全に準拠しています。このデータコンバータは、標準のJESD204A実装よりも優れた、次のような多数のメリットを持っています。

• トランスミッタのレートは、標準レート3.125 Gbpsに対して最大4.0 Gbps
• トランスミッタの到達距離は、標準の20 cmに対して最大100 cm
• 最大16個のDAC1408DシリーズD/AコンバータとのMDS（Multi Device Synchronization）により、LTE MIMO基地局や、その他の高度なマルチチャネル・アプリケーションが可能

ラティスのJESD204A IP コア

ラティスのJESD204A IPコア [EN]は、受信（Rx）コア（ADCからFPGA方向）または送信（Tx）コア（FPGAからDAC方向）、あるいはその両方をサポートしています。RxおよびTxコアは、個別にさまざまなパラメータで生成できます。

LatticeECP3とNXP ADCの相互接続テスト

ラティスJESD204A Rx IPコアの相互動作テストは、NXP社の評価ボード上のNXP ADC1413Dに接続された、LattLatticeECP3 I/Oプロトコルボード [EN]上のLatticeECP3デバイスとの間で行われました。接続の確立と、NXPボードのリセットおよびコンフィグレーション後、ラティスRx IPコアのステータス出力を調べることで、NXP社のADCデバイスからのJESD204Aリンクデータと、コアのフレームが合っていることが確認されました。

次に、NXP社のボードで発生したさまざまなテストパターンを、Rx IPコアに送信しました。Rx IPコアのユーザ出力にRevealロジックアナライザを接続し、NXP社のボードで発生したデータパターンが、Rx IPコアで正常に受信され、すべてのレーンのアライメントにずれがないことが確認されました。

相互動作テストの構成

ラティスJESD204A IPコアと相互動作テストの詳細については、ラティスのウェブサイト [EN]をご覧頂くか、JESD204A IPコア・ユーザガイドをダウンロードしてください。